公开(公告)号：CN102498561B

公开(公告)日：2014-12-10

申请号：CN200980161479.4

申请日：2009-09-17

Applicant: 株式会社东芝

Inventor： 松下大介 ,  加藤弘一 ,  三谷祐一郎

IPC: H01L21/8247 ,  H01L21/316 ,  H01L21/336 ,  H01L27/115 ,  H01L29/78 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/7926 ,  G11C16/0466 ,  H01L21/02164 ,  H01L21/02238 ,  H01L21/02312 ,  H01L21/28282 ,  H01L21/32105 ,  H01L27/11582 ,  H01L29/4908 ,  H01L29/66765 ,  H01L29/78678

Abstract: 本发明可以抑制由半导体层与绝缘膜的界面态密度增加所引起的迁移率和可靠性的降低。包括以下工序：形成由控制栅电极和层间绝缘膜交替层叠而成的层叠结构的工序；沿上述控制栅电极和上述层间绝缘膜的层叠方向形成贯通上述层叠结构的贯通孔的工序；形成覆盖上述贯通孔的内侧表面的第1绝缘膜的工序；形成覆盖上述第1绝缘膜的内侧表面的电荷蓄积部的工序；形成覆盖上述电荷蓄积部的内侧表面的第2绝缘膜的工序；形成覆盖上述第2绝缘膜的内侧表面的半导体层的工序；以及，在含氧气氛中、在600℃以下的温度下进行热处理，以使上述半导体层与上述第2绝缘膜的界面被氧化的工序。

公开(公告)号：CN101276843A

公开(公告)日：2008-10-01

申请号：CN200810096687.8

申请日：2008-01-24

Applicant: 株式会社东芝

Inventor： 渡边浩志 ,  松下大介 ,  村冈浩一 ,  中崎靖 ,  加藤弘一

IPC: H01L29/788 ,  H01L29/51 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/7881 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/42324 ,  H01L29/513 ,  H01L29/792

Abstract: 本发明提供一种具有隧道绝缘膜的半导体存储装置及其制造方法，即使薄膜化也不会使重复进行写入/擦除时的耐性(耐久特性)恶化。该半导体存储装置包括：半导体衬底(2)；在半导体衬底上形成的第一绝缘膜(6)，该第一绝缘膜包括具有第一氮氧化硅层(8b)、氮化硅层(8a)以及第二氮氧化硅层(8c)的叠层结构的氮氧化硅膜(8)、以及形成在所述氮氧化硅膜上的富硅氧化硅膜(10)；形成在第一绝缘膜上的电荷蓄积层(12)；形成在电荷蓄积层上的第二绝缘膜(14)；和形成在第二绝缘膜上的控制栅极(16)。

公开(公告)号：CN1819261A

公开(公告)日：2006-08-16

申请号：CN200610006810.3

申请日：2006-02-07

Applicant: 株式会社东芝

Inventor： 松下大介 ,  村冈浩一 ,  中崎靖 ,  加藤弘一 ,  清水敬

IPC: H01L29/51 ,  H01L29/78 ,  H01L21/283 ,  H01L21/336 ,  H01L21/314

CPC classification number: H01L21/02112 ,  H01L21/02274 ,  H01L21/28202 ,  H01L21/3143 ,  H01L21/318 ,  H01L29/513 ,  H01L29/518 ,  H01L29/78

Abstract: 根据本发明的一方面，公开了一种半导体装置，其包含半导体衬底；和形成在该半导体衬底上的、P－沟道MOS晶体管的栅绝缘膜。所述栅绝缘膜具有氧化物薄膜(SiO2)，和包含硼原子和氮原子的防扩散薄膜(BN)。

公开(公告)号：CN102498561A

公开(公告)日：2012-06-13

申请号：CN200980161479.4

申请日：2009-09-17

Applicant: 株式会社东芝

Inventor： 松下大介 ,  加藤弘一 ,  三谷祐一郎

IPC: H01L21/8247 ,  H01L21/316 ,  H01L21/336 ,  H01L27/115 ,  H01L29/78 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/7926 ,  G11C16/0466 ,  H01L21/02164 ,  H01L21/02238 ,  H01L21/02312 ,  H01L21/28282 ,  H01L21/32105 ,  H01L27/11582 ,  H01L29/4908 ,  H01L29/66765 ,  H01L29/78678

Abstract: 本发明可以抑制由半导体层与绝缘膜的界面态密度增加所引起的迁移率和可靠性的降低。包括以下工序：形成由控制栅电极和层间绝缘膜交替层叠而成的层叠结构的工序；沿上述控制栅电极和上述层间绝缘膜的层叠方向形成贯通上述层叠结构的贯通孔的工序；形成覆盖上述贯通孔的内侧表面的第1绝缘膜的工序；形成覆盖上述第1绝缘膜的内侧表面的电荷蓄积部的工序；形成覆盖上述电荷蓄积部的内侧表面的第2绝缘膜的工序；形成覆盖上述第2绝缘膜的内侧表面的半导体层的工序；以及，在含氧气氛中、在600℃以下的温度下进行热处理，以使上述半导体层与上述第2绝缘膜的界面被氧化的工序。

公开(公告)号：CN101276843B

公开(公告)日：2010-08-04

申请号：CN200810096687.8

申请日：2008-01-24

Applicant: 株式会社东芝

Inventor： 渡边浩志 ,  松下大介 ,  村冈浩一 ,  中崎靖 ,  加藤弘一

IPC: H01L29/788 ,  H01L29/51 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/7881 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/42324 ,  H01L29/513 ,  H01L29/792

Abstract: 本发明提供一种具有隧道绝缘膜的半导体存储装置及其制造方法，即使薄膜化也不会使重复进行写入/擦除时的耐性(耐久特性)恶化。该半导体存诸装置包括：半导体衬底(2)；在半导体衬底上形成的第一绝缘膜(6)，该第一绝缘膜包括具有第一氮氧化硅层(8b)、氮化硅层(8a)以及第二氮氧化硅层(8c)的叠层结构的氮氧化硅膜(8)、以及形成在所述氮氧化硅膜上的富硅氧化硅膜(10)；形成在第一绝缘膜上的电荷蓄积层(12)；形成在电荷蓄积层上的第二绝缘膜(14)；和形成在第二绝缘膜上的控制栅极(16)。

公开(公告)号：CN100550321C

公开(公告)日：2009-10-14

申请号：CN200680003756.5

申请日：2006-08-28

Applicant: 株式会社东芝

Inventor： 松下大介 ,  村冈浩一 ,  加藤弘一 ,  中崎靖 ,  三谷祐一郎

IPC: H01L21/314 ,  H01L21/318 ,  H01L21/8246 ,  H01L21/28 ,  C23C16/34

Abstract: 本发明的半导体器件的制造方法能够抑制形成绝缘膜时的缺陷的产生。具备：将半导体衬底放置在气氛中而在上述半导体衬底的表面形成氮化膜的工序，其中该气氛包含使上述半导体衬底的表面氮化的第一氮化气体、在制造中实质上不与上述半导体衬底反应的第一稀释气体，上述第一稀释气体的分压力和上述第一氮化气体的分压力的和与上述第一氮化气体的分压力的比大于等于5，并且总压力小于等于40Torr。

公开(公告)号：CN101330055A

公开(公告)日：2008-12-24

申请号：CN200810125334.6

申请日：2008-06-20

Applicant: 株式会社东芝

Inventor： 山内尚 ,  西义史 ,  木下敦宽 ,  土屋义规 ,  古贺淳二 ,  加藤弘一

IPC: H01L21/8238 ,  H01L27/092

CPC classification number: H01L21/823814 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/823835 ,  H01L21/823842 ,  H01L29/785

Abstract: 提供在CMIS构造的半导体器件中降低n型以及p型MISFET的界面电阻的半导体器件的制造方法以及半导体器件。该半导体器件的制造方法以及半导体器件的特征在于，在第一半导体区域上形成n型MISFET的栅极绝缘膜和栅电极，在第二半导体区域上形成p型MISFET的栅极绝缘膜和栅电极，对第一半导体区域离子注入As，形成n型扩散层，在第一半导体区域上淀积包含Ni的第一金属之后，通过第一热处理形成第一硅化物层，在第一硅化物层上以及第二半导体区域上淀积包含Ni的第二金属之后，通过第二热处理将第一硅化物层进行厚膜化，并且形成第二硅化物层，对第二硅化物层离子注入B或者Mg之后，施加第三热处理。

公开(公告)号：CN101147246A

公开(公告)日：2008-03-19

申请号：CN200680003756.5

申请日：2006-08-28

Applicant: 株式会社东芝

Inventor： 松下大介 ,  村冈浩一 ,  加藤弘一 ,  中崎靖 ,  三谷祐一郎

IPC: H01L21/314 ,  H01L21/318 ,  H01L21/8246 ,  H01L21/28 ,  C23C16/34

Abstract: 本发明的半导体器件的制造方法能够抑制形成绝缘膜时的缺陷的产生。具备：将半导体衬底放置在气氛中而在上述半导体衬底的表面形成氮化膜的工序，其中该气氛包含使上述半导体衬底的表面氮化的第一氮化气体、在制造中实质上不与上述半导体衬底反应的第一稀释气体，上述第一稀释气体的分压力和上述第一氮化气体的分压力的和与上述第一氮化气体的分压力的比大于等于5，并且总压力小于等于40Torr。