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公开(公告)号：CN111831331A
公开(公告)日：2020-10-27
申请号：CN202010688961.1
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供一种用于分形智能处理器的分形可重配指令集，该分形可重配指令集将本地指令或计算原语映射为用于分形运算的分形指令，该本地指令作用于向量数据或标量数据。该分形可重配指令集包括间接指令域。对应的，分形智能处理器的控制系统包括分解模块、降级模块及记录模块；分解模块用于对分形可重配指令集进行串行分解；降级模块用于对串行分解后的串行分解子指令进行降级；分解模块还用于对降级后的串行分解子指令进行并行分解。记录模块，用于在每一次串行分解之前，替换所间接指令域的值，以实现对分形可重配指令集的动态控制。该分形可重配指令抽象层次高，表达灵活性强，结合控制系统的硬件架构支持，可解决计算过程中的失效问题。
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公开(公告)号：CN108511028A
公开(公告)日：2018-09-07
申请号：CN201810356725.2
申请日：2015-12-18
Applicant: 中国科学院计算技术研究所
IPC: G11C29/42
Abstract: 本公开提供了一种利用纠错码自动校正访问存储装置数据的装置及方法，其中，该利用纠错码自动校正访问存储装置数据的装置包括：存储装置模块，用于存储数据，其包括用于存储数据的区域与用于存储监督位的区域；编码器模块，包括监督位生成模块与合并模块，监督位生成模块用于根据数据生成监督位；合并模块用于将数据与监督位合并；解码器模块，用于当存储装置模块读取数据时，根据监督位检验所读取的数据的正确性，当发现所读取的数据中存在错误数据时，发送错误信号，同时将错误数据进行校正，并将校正后的数据发送给存储装置模块。本公开实现了数据自动校正的目的，避免了数据错误增多导致最后校正失败的情况。
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公开(公告)号：CN105354006B
公开(公告)日：2017-11-21
申请号：CN201510849130.7
申请日：2015-11-27
Applicant: 中国科学院计算技术研究所
IPC: G06F7/57
CPC classification number: G06F7/57
Abstract: 本发明公开了一种非线性函数的快速运算装置及其方法，其中该装置包括：定义域转换部，用于将输入的自变量转换成查表范围内的对应值；查表部，用于根据输入的自变量或由所述定义域转换部处理后的自变量，查找对应的分段线性拟合的斜率和截距；以及线性拟合部，用于根据所述查表部查表得到的斜率和截距通过线性拟合的方法得到最后结果。本发明解决传统方法带来的运算速度慢，运算装置面积大，功耗高等问题。
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公开(公告)号：CN105824604B
公开(公告)日：2017-08-29
申请号：CN201510824901.7
申请日：2015-11-24
Applicant: 中国科学院计算技术研究所
CPC classification number: G06F9/38
Abstract: 本发明公开一种多输入多输出处理器流水线数据同步装置及方法，所述装置包括：具有多个运算流水级的多输入多输出功能部件，通过执行对输入操作数的运算响应指令；流水线控制器，接收指令，解析指令所需的输入操作数并判断输入操作数的有效性，若全部有效，则发送指令进入功能部件，若至少一个无效，则发送空指令进入功能部件；流水线控制器接收功能部件的输出请求，并判断可行性，若可行，则在芯片的一个节拍周期内接收所述输出请求，并在一定时间内将输出请求转发至存储器，若不可行，则阻塞功能部件的输出。由此，不仅解决了多输入多输出功能部件的流水线同步化问题，同时能很大程度降低处理器访存开销，提高处理器的访存效率。
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公开(公告)号：CN105824604A
公开(公告)日：2016-08-03
申请号：CN201510824901.7
申请日：2015-11-24
Applicant: 中国科学院计算技术研究所
CPC classification number: G06F9/38 , G06F9/3871 , G06F9/52
Abstract: 本发明公开一种多输入多输出处理器流水线数据同步装置及方法，所述装置包括：具有多个运算流水级的多输入多输出功能部件，通过执行对输入操作数的运算响应指令；流水线控制器，接收指令，解析指令所需的输入操作数并判断输入操作数的有效性，若全部有效，则发送指令进入功能部件，若至少一个无效，则发送空指令进入功能部件；流水线控制器接收功能部件的输出请求，并判断可行性，若可行，则在芯片的一个节拍周期内接收所述输出请求，并在一定时间内将输出请求转发至存储器，若不可行，则阻塞功能部件的输出。由此，不仅解决了多输入多输出功能部件的流水线同步化问题，同时能很大程度降低处理器访存开销，提高处理器的访存效率。
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Patent Agency Ranking
公开(公告)号：CN105550157A
公开(公告)日：2016-05-04
申请号：CN201510983380.X
申请日：2015-12-24
Applicant: 中国科学院计算技术研究所
IPC: G06F15/173
CPC classification number: G06F15/173 , G06F15/17306
Abstract: 本发明提出一种分形树结构通信结构、方法、控制装置及智能芯片，该通信结构包括一中心节点，其为所述片上网络的通信数据中心，用于向所述多个叶子节点进行通信数据的广播或多播；多个叶子节点，其为所述片上网络的通信数据节点，用于向所述中心叶子节点进行通信数据的传递；转发器模块，用于连接所述中心节点与所述多个叶子节点，通信数据通过所述转发器模块进行转发；其中，将所述多个叶子节点分为N组，每组中叶子节点的个数相同，所述中心节点通过所述转发器模块单独与每一组叶子节点进行通信连接，所述通信结构为分形树结构，每组叶子节点构成的通信结构具有自相似性，所述转发器模块包括中心转发器模块、叶子转发器模块、中间转发器模块。
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公开(公告)号：CN106856098A
公开(公告)日：2017-06-16
申请号：CN201611080414.5
申请日：2016-11-30
Applicant: 中国科学院计算技术研究所
IPC: G11C11/406
Abstract: 本发明公开了一种用于DRAM或eDRAM刷新的装置及其方法，DRAM或eDRAM设置有存储单元，该装置包括：存储控制装置、刷新控制装置；所述存储控制装置，用于接收读写请求，并根据所述刷新控制装置的输出决定向存储单元发送读写请求或刷新请求；所述刷新控制装置，用于控制生成刷新信号，并根据所述存储控制装置的输出来记录刷新是否被延迟和读写的行地址。本发明能够减少读写与刷新之间的冲突，达到增加DRAM或者eDRAM性能的效果。
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公开(公告)号：CN105528191B
公开(公告)日：2017-04-12
申请号：CN201510862723.7
申请日：2015-12-01
Applicant: 中国科学院计算技术研究所
IPC: G06F7/50
CPC classification number: G06F7/50
Abstract: 本发明公开一种数据累加装置、方法及数字信号处理装置，所述装置包括：累加树模块，采用二叉树结构的形式对输入数据进行累加，并输出累加结果数据；寄存模块，包含多组寄存器，对累加树模块在累加过程中产生的中间值数据及累加结果数据进行寄存；控制电路，生成数据选通信号以控制累加树模块过滤不需要累加的输入数据，以及生成flag标志信号以进行如下控制：选择将一个或多个存储于寄存器中的中间值数据与所述累加结果相加后的结果作为输出数据，或者选择直接将累加结果作为输出数据。由此，能够在一个时钟周期节拍内快速的将多组输入数据累加至一组和值。同时，所述累加装置可通过控制信号灵活选择同时累加多个输入数据中的部分数据。
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公开(公告)号：CN105634960A
公开(公告)日：2016-06-01
申请号：CN201510983306.8
申请日：2015-12-24
Applicant: 中国科学院计算技术研究所
IPC: H04L12/751 , H04L12/911 , H04L12/927
CPC classification number: H04L12/44 , H04L45/02 , H04L47/782 , H04L47/805
Abstract: 本发明提出基于分形树结构的数据发布装置、方法、控制装置及智能芯片，该装置包括一中心节点，其为所述片上网络的通信数据中心，用于向所述多个叶子节点进行通信数据的广播或多播；多个叶子节点，其为所述片上网络的通信数据节点，用于向所述中心叶子节点进行通信数据的传递；转发器模块，用于连接所述中心节点与所述多个叶子节点，通信数据通过所述转发模块进行转发；将所述多个叶子节点分为N组，每组中叶子节点的个数相同，所述中心节点通过所述转发模块单独与每一组叶子节点进行通信连接，每组叶子节点构成的通信结构具有自相似性，所述多个叶子节点与所述中心节点通过多层所述转发器模块以完全多叉树方式进行通信连接。
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公开(公告)号：CN105528191A
公开(公告)日：2016-04-27
申请号：CN201510862723.7
申请日：2015-12-01
Applicant: 中国科学院计算技术研究所
IPC: G06F7/50
CPC classification number: G06F7/50 , G06F7/5095
Abstract: 本发明公开一种数据累加装置、方法及数字信号处理装置，所述装置包括：累加树模块，采用二叉树结构的形式对输入数据进行累加，并输出累加结果数据；寄存模块，包含多组寄存器，对累加树模块在累加过程中产生的中间值数据及累加结果数据进行寄存；控制电路，生成数据选通信号以控制累加树模块过滤不需要累加的输入数据，以及生成flag标志信号以进行如下控制：选择将一个或多个存储于寄存器中的中间值数据与所述累加结果相加后的结果作为输出数据，或者选择直接将累加结果作为输出数据。由此，能够在一个时钟周期节拍内快速的将多组输入数据累加至一组和值。同时，所述累加装置可通过控制信号灵活选择同时累加多个输入数据中的部分数据。
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