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公开(公告)号：CN108511028A
公开(公告)日：2018-09-07
申请号：CN201810356725.2
申请日：2015-12-18
Applicant: 中国科学院计算技术研究所
IPC: G11C29/42
Abstract: 本公开提供了一种利用纠错码自动校正访问存储装置数据的装置及方法，其中，该利用纠错码自动校正访问存储装置数据的装置包括：存储装置模块，用于存储数据，其包括用于存储数据的区域与用于存储监督位的区域；编码器模块，包括监督位生成模块与合并模块，监督位生成模块用于根据数据生成监督位；合并模块用于将数据与监督位合并；解码器模块，用于当存储装置模块读取数据时，根据监督位检验所读取的数据的正确性，当发现所读取的数据中存在错误数据时，发送错误信号，同时将错误数据进行校正，并将校正后的数据发送给存储装置模块。本公开实现了数据自动校正的目的，避免了数据错误增多导致最后校正失败的情况。
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公开(公告)号：CN105354006B
公开(公告)日：2017-11-21
申请号：CN201510849130.7
申请日：2015-11-27
Applicant: 中国科学院计算技术研究所
IPC: G06F7/57
CPC classification number: G06F7/57
Abstract: 本发明公开了一种非线性函数的快速运算装置及其方法，其中该装置包括：定义域转换部，用于将输入的自变量转换成查表范围内的对应值；查表部，用于根据输入的自变量或由所述定义域转换部处理后的自变量，查找对应的分段线性拟合的斜率和截距；以及线性拟合部，用于根据所述查表部查表得到的斜率和截距通过线性拟合的方法得到最后结果。本发明解决传统方法带来的运算速度慢，运算装置面积大，功耗高等问题。
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公开(公告)号：CN105824604B
公开(公告)日：2017-08-29
申请号：CN201510824901.7
申请日：2015-11-24
Applicant: 中国科学院计算技术研究所
CPC classification number: G06F9/38
Abstract: 本发明公开一种多输入多输出处理器流水线数据同步装置及方法，所述装置包括：具有多个运算流水级的多输入多输出功能部件，通过执行对输入操作数的运算响应指令；流水线控制器，接收指令，解析指令所需的输入操作数并判断输入操作数的有效性，若全部有效，则发送指令进入功能部件，若至少一个无效，则发送空指令进入功能部件；流水线控制器接收功能部件的输出请求，并判断可行性，若可行，则在芯片的一个节拍周期内接收所述输出请求，并在一定时间内将输出请求转发至存储器，若不可行，则阻塞功能部件的输出。由此，不仅解决了多输入多输出功能部件的流水线同步化问题，同时能很大程度降低处理器访存开销，提高处理器的访存效率。
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公开(公告)号：CN105824604A
公开(公告)日：2016-08-03
申请号：CN201510824901.7
申请日：2015-11-24
Applicant: 中国科学院计算技术研究所
CPC classification number: G06F9/38 , G06F9/3871 , G06F9/52
Abstract: 本发明公开一种多输入多输出处理器流水线数据同步装置及方法，所述装置包括：具有多个运算流水级的多输入多输出功能部件，通过执行对输入操作数的运算响应指令；流水线控制器，接收指令，解析指令所需的输入操作数并判断输入操作数的有效性，若全部有效，则发送指令进入功能部件，若至少一个无效，则发送空指令进入功能部件；流水线控制器接收功能部件的输出请求，并判断可行性，若可行，则在芯片的一个节拍周期内接收所述输出请求，并在一定时间内将输出请求转发至存储器，若不可行，则阻塞功能部件的输出。由此，不仅解决了多输入多输出功能部件的流水线同步化问题，同时能很大程度降低处理器访存开销，提高处理器的访存效率。
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公开(公告)号：CN105550157A
公开(公告)日：2016-05-04
申请号：CN201510983380.X
申请日：2015-12-24
Applicant: 中国科学院计算技术研究所
IPC: G06F15/173
CPC classification number: G06F15/173 , G06F15/17306
Abstract: 本发明提出一种分形树结构通信结构、方法、控制装置及智能芯片，该通信结构包括一中心节点，其为所述片上网络的通信数据中心，用于向所述多个叶子节点进行通信数据的广播或多播；多个叶子节点，其为所述片上网络的通信数据节点，用于向所述中心叶子节点进行通信数据的传递；转发器模块，用于连接所述中心节点与所述多个叶子节点，通信数据通过所述转发器模块进行转发；其中，将所述多个叶子节点分为N组，每组中叶子节点的个数相同，所述中心节点通过所述转发器模块单独与每一组叶子节点进行通信连接，所述通信结构为分形树结构，每组叶子节点构成的通信结构具有自相似性，所述转发器模块包括中心转发器模块、叶子转发器模块、中间转发器模块。
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Patent Agency Ranking
公开(公告)号：CN106529668B
公开(公告)日：2018-12-04
申请号：CN201610979814.3
申请日：2016-11-08
Applicant: 中国科学院计算技术研究所
IPC: G06N3/06
Abstract: 本发明提供一种加速深度神经网络算法的加速芯片的运算装置及方法，所述装置包括：向量加法处理器模块，进行向量的加法或减法、和/或深度神经网络算法中的池化层算法的向量化的运算；向量函数值运算器模块，深度神经网络算法中的非线性求值的向量化运算；向量乘加器模块，进行向量的乘加运算；所述三个模块执行可编程指令，互相交互以计算神经网络输出结果以及代表中间层之间神经元作用强度的突触权重变化量；所述三个模块中均设置有中间值存储区域，并对主存储器进行读取与写入操作。由此，能够减少对主存储器的中间值读取和写入次数，降低加速器芯片的能量消耗，避免数据处理过程中的数据缺失和替换问题。
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公开(公告)号：CN105609141B
公开(公告)日：2018-08-10
申请号：CN201510958912.4
申请日：2015-12-18
Applicant: 中国科学院计算技术研究所
IPC: G11C29/42
CPC classification number: G11C29/42
Abstract: 本发明提出一种用于自动校正访问存储装置数据的装置及方法，涉及数据存储、数据校正等技术领域，该装置存储装置模块，用于存储数据，其中所述存储装置模块包括用于存储数据的区域与用于存储监督位的区域；编码器模块，用于获取数据，并根据所述数据生成对应的监督位；解码器模块，用于当所述存储装置模块读取所述数据时，所述解码器模块根据所述监督位检验所述数据的正确性，当发现所述数据中存在错误数据时，发送错误信号，同时将所述错误数据进行校正，并将校正后的数据发送给读写单元，读写单元将校正后数据重新写回存储装置，以避免数据错误增加。
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公开(公告)号：CN106529668A
公开(公告)日：2017-03-22
申请号：CN201610979814.3
申请日：2016-11-08
Applicant: 中国科学院计算技术研究所
IPC: G06N3/06
Abstract: 本发明提供一种加速深度神经网络算法的加速芯片的运算装置及方法，所述装置包括：向量加法处理器模块，进行向量的加法或减法、和/或深度神经网络算法中的池化层算法的向量化的运算；向量函数值运算器模块，深度神经网络算法中的非线性求值的向量化运算；向量乘加器模块，进行向量的乘加运算；所述三个模块执行可编程指令，互相交互以计算神经网络输出结果以及代表中间层之间神经元作用强度的突触权重变化量；所述三个模块中均设置有中间值存储区域，并对主存储器进行读取与写入操作。由此，能够减少对主存储器的中间值读取和写入次数，降低加速器芯片的能量消耗，避免数据处理过程中的数据缺失和替换问题。
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公开(公告)号：CN105512724A
公开(公告)日：2016-04-20
申请号：CN201510863726.2
申请日：2015-12-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开一种加法器装置、数据累加方法及数据处理装置，所述加法器装置包括：第一加法器模块，具有由多级加法器阵列构成的加法树单元和第一控制单元，加法树单元基于第一控制单元的控制信号采用逐级累加的方式累加数据；第二加法器模块，包括两输入加减操作单元和第二控制单元，对输入数据进行加法或减法运算；移位操作模块，用于对第一加法器模块的输出数据进行左移位操作；与操作模块，用于对移位操作模块的输出数据和第二加法器模块的输出数据进行与操作；控制器模块，用于控制第一加法器模块及第二加法器模块的数据输入，控制移位操作模块的移位操作，以及控制第一控制单元及第二控制单元的控制信号的发射。由此，实现数据快速累加。
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公开(公告)号：CN108511028B
公开(公告)日：2022-02-08
申请号：CN201810356725.2
申请日：2015-12-18
Applicant: 中国科学院计算技术研究所
IPC: G11C29/42
Abstract: 本公开提供了一种利用纠错码自动校正访问存储装置数据的装置及方法，其中，该利用纠错码自动校正访问存储装置数据的装置包括：存储装置模块，用于存储数据，其包括用于存储数据的区域与用于存储监督位的区域；编码器模块，包括监督位生成模块与合并模块，监督位生成模块用于根据数据生成监督位；合并模块用于将数据与监督位合并；解码器模块，用于当存储装置模块读取数据时，根据监督位检验所读取的数据的正确性，当发现所读取的数据中存在错误数据时，发送错误信号，同时将错误数据进行校正，并将校正后的数据发送给存储装置模块。本公开实现了数据自动校正的目的，避免了数据错误增多导致最后校正失败的情况。
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