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公开(公告)号：CN111179999B
公开(公告)日：2024-05-28
申请号：CN201910755942.3
申请日：2019-08-15
Applicant: 三星电子株式会社
Abstract: 本公开涉及半导体存储器件、存储系统和操作半导体存储器件的方法。半导体存储器件包括存储单元阵列和包括ECC引擎的接口电路。所述存储单元阵列包括正常单元区域和包括第一子奇偶校验区域和第二子奇偶校验区域的奇偶校验单元区域。所述接口电路接收主数据和包括外部奇偶校验位或数据掩码信号的子数据，基于所述数据掩码信号的掩码位生成标记信号，响应于操作模式和所述标记信号对所述主数据执行ECC编码操作，将所述主数据存储在所述正常单元区域中，响应于所述操作模式将所述外部奇偶校验位或所述标记信号存储在所述第二子奇偶校验区域中，响应于所述操作模式和所述标记信号，对从所述正常单元区域读取的所述主数据执行ECC解码操作。
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公开(公告)号：CN112837721A
公开(公告)日：2021-05-25
申请号：CN202011299253.5
申请日：2020-11-19
Applicant: 三星电子株式会社
Abstract: 本发明涉及存储器件和电子器件。该存储器件包括配置为从外部器件接收第一广播命令和第二广播命令的缓冲器管芯、以及堆叠在缓冲器管芯上的多个核心管芯。所述多个核心管芯包括：第一核心管芯，其包括第一处理电路、第一存储单元阵列、配置为解码第一广播命令的第一命令解码器以及配置为在第一命令解码器的控制下将第一存储单元阵列的数据输出到公共数据输入/输出总线的第一数据输入/输出电路；以及第二核心管芯，其包括第二处理电路、第二存储单元阵列、配置为解码第二广播命令的第二命令解码器以及配置为在第二命令解码器的控制下通过公共数据输入/输出总线接收第一存储单元阵列的数据的第二数据输入/输出电路。
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公开(公告)号：CN104133789A
公开(公告)日：2014-11-05
申请号：CN201410181509.0
申请日：2014-04-30
Applicant: 三星电子株式会社 , 威斯康星校友研究基金会
IPC: G06F13/16
CPC classification number: G06F1/3234 , G06F13/4234 , Y02D10/14 , Y02D10/151
Abstract: 本发明提供一种用于调整带宽的设备和方法。提供了一种用于调整带宽的方法、带宽调节器和设备。用于调整带宽的方法包括：确定处理器的动态上下文；基于确定的动态上下文，调节处理器和存储器之间的带宽。
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公开(公告)号：CN111179999A
公开(公告)日：2020-05-19
申请号：CN201910755942.3
申请日：2019-08-15
Applicant: 三星电子株式会社
Abstract: 本公开涉及半导体存储器件、存储系统和操作半导体存储器件的方法。半导体存储器件包括存储单元阵列和包括ECC引擎的接口电路。所述存储单元阵列包括正常单元区域和包括第一子奇偶校验区域和第二子奇偶校验区域的奇偶校验单元区域。所述接口电路接收主数据和包括外部奇偶校验位或数据掩码信号的子数据，基于所述数据掩码信号的掩码位生成标记信号，响应于操作模式和所述标记信号对所述主数据执行ECC编码操作，将所述主数据存储在所述正常单元区域中，响应于所述操作模式将所述外部奇偶校验位或所述标记信号存储在所述第二子奇偶校验区域中，响应于所述操作模式和所述标记信号，对从所述正常单元区域读取的所述主数据执行ECC解码操作。
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公开(公告)号：CN107958679A
公开(公告)日：2018-04-24
申请号：CN201710953332.5
申请日：2017-10-13
Applicant: 三星电子株式会社 , 首尔大学校产学协力团 , 威斯康星校友研究基金会
CPC classification number: G11C7/1057 , G11C7/1063 , G11C7/1084 , G11C7/109 , G11C8/10
Abstract: 提供了存储器模块和用于存储器模块的处理数据缓冲器。存储器模块包括存储器装置、命令/地址缓冲装置和处理数据缓冲器。存储器装置包括：存储器单元阵列；第一输入/输出端子组，每个端子被配置为接收第一命令/地址位；第二输入/输出端子组，每个端子被配置为接收数据位和第二命令/地址位两者。命令/地址缓冲装置被配置为向第一输入/输出端子组输出第一命令/地址位。处理数据缓冲器被配置为向第二输入/输出端子组输出数据位和第二命令/地址位。存储器装置被配置为使得第一命令/地址位、第二命令/地址位和数据位均用来访问存储器单元阵列。
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Patent Agency Ranking
公开(公告)号：CN111694514B
公开(公告)日：2024-06-18
申请号：CN202010165077.X
申请日：2020-03-11
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括：存储器存储体，其包括至少一个存储体组；存储器中处理器(PIM)电路，包括被布置为与存储体组相对应的第一处理元件，其通过使用由主机提供的数据和从存储体组读出的数据中的至少一个来处理运算；处理元件输入和输出(PEIO)选通电路，其被配置为控制被布置为与存储体组中的每个存储体相对应的存储体局部IO和被布置为与存储体组相对应的存储体组IO之间的电连接；以及控制逻辑，其被配置为执行控制操作，使得执行对存储器存储体的存储器操作或者由PIM电路处理运算。当运算由第一处理元件处理时，PEIO选通电路阻断存储体局部IO和存储体组IO之间的电连接。
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公开(公告)号：CN113140240A
公开(公告)日：2021-07-20
申请号：CN202011039790.6
申请日：2020-09-28
Applicant: 三星电子株式会社
IPC: G11C8/12 , G06F12/0802
Abstract: 公开了一种高带宽存储器和一种具有该高带宽存储器的系统。高带宽存储器包括缓冲器裸片和多个存储器裸片，每个存储器裸片包括至少一个第一处理元件存储体组和至少一个第二处理元件存储体组。所述至少一个第一处理元件存储体组包括连接到一个或更多个第一存储体输入/输出线组的一个或更多个第一存储体以及连接到所述一个或更多个第一存储体输入/输出线组和第一全局输入/输出线组的第一处理元件控制器，并且被配置为基于第一指令对从所述一个或更多个第一存储体输入/输出线组中的一个存储体输入/输出线组输出的第一数据和通过第一全局输入/输出线组传输的第二数据执行第一处理操作，第一指令是基于第一处理命令生成的。
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公开(公告)号：CN111694513A
公开(公告)日：2020-09-22
申请号：CN202010165017.8
申请日：2020-03-11
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：存储器存储体，包括一个或多个存储体阵列；PIM电路，被配置为执行运算逻辑处理操作；以及指令存储器，包括被配置在循环指令队列中以存储由主机提供的指令的第一指令队列段至第m指令队列段，其中存储在第一指令队列段至第m指令队列段中的指令响应于来自主机的操作请求而执行，并且由主机提供的每个新的指令被更新在循环指令队列中的完全执行的指令上。
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公开(公告)号：CN111679786B
公开(公告)日：2024-05-14
申请号：CN202010149237.1
申请日：2020-03-05
Applicant: 三星电子株式会社
Abstract: 一种存储设备，包括存储单元阵列、信号线、模式选择器电路、命令转换器电路和内部处理器。存储单元阵列包括第一和第二存储区域。模式选择器电路被配置为基于与命令一起接收的地址生成用于控制存储设备进入内部处理模式的处理模式选择信号。命令转换器电路被配置为响应于处理模式选择信号的激活将接收到的命令转换为内部处理操作命令。内部处理器被配置为在内部处理模式下响应于内部处理操作命令在第一存储区域上执行内部处理操作。
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公开(公告)号：CN113496756A
公开(公告)日：2021-10-12
申请号：CN202110249709.5
申请日：2021-03-08
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种半导体存储器装置，包括：缓冲器晶片；堆叠在缓冲器晶片上的存储器晶片；以及硅通孔，存储器晶片中的至少一个包括：存储器单元阵列；错误校正码(ECC)引擎；错误信息寄存器；以及控制逻辑电路，其被配置为控制ECC引擎，以执行读修改写操作，其中，控制逻辑电路被配置为：基于产生信号和通过ECC码解码获得的第一校正子，在错误信息寄存器中记录与第一码字关联的第一地址；以及基于多个读修改写操作，基于在错误信息寄存器中记录的第一校正子的改变来确定第一码字的错误属性。
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