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公开(公告)号：CN111190841B
公开(公告)日：2024-10-18
申请号：CN201910948791.3
申请日：2019-09-30
Applicant: 三星电子株式会社
Abstract: 提供了一种存储设备及其存储器管理方法。所述存储设备与主机共享主机存储器。所述存储设备包括接口，所述接口与主机交换数据并实施协议以使用主机存储器的部分区域作为存储设备的缓冲器。所述存储设备的存储控制器监测缓冲器的第一区域的劣化信息，并基于所述监测的结果向主机发送与第一区域相关联的损坏预测通知。
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公开(公告)号：CN108121674A
公开(公告)日：2018-06-05
申请号：CN201711145085.2
申请日：2017-11-17
Applicant: 三星电子株式会社
CPC classification number: G06F3/0616 , G06F3/061 , G06F3/0656 , G06F3/0659 , G06F3/0679 , G06F13/28 , G06F13/1673 , G06F3/0604 , G06F3/0631
Abstract: 公开一种用于缓冲器分配的控制器和存储装置及操作存储装置的方法。所述存储装置包括：非易失性存储器，包括多个非易失性存储器单元；缓冲器，包括将被分配给从主机获取的多个命令的多个存储空间；存储控制器，通过多个通道连接到非易失性存储器，所述存储控制器被配置为存储与所述多个通道中的每个通道的工作量对应的状态信息并将缓冲器分配给所述多个命令，其中，分配基于状态信息。
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公开(公告)号：CN107045462B
公开(公告)日：2021-09-21
申请号：CN201611156442.0
申请日：2016-12-14
Applicant: 三星电子株式会社
Abstract: 一种存储装置。一种存储装置包括非易失性存储器装置和被配置为从非易失性存储器装置读取数据、将读取的数据划分成多个段以及针对所述多个段顺序执行错误校正解码的控制器。当每个段的错误校正解码被完成时，控制器将错误校正奇偶校验添加到多个解码的段中的每个解码的段，并将具有添加的错误校正奇偶校验的所述多个解码的段发送到外部主机装置。当第二段的错误校正解码在从发送错误校正解码被完成的第一段后过去了阈值时间之后未被完成时，控制器将不正确错误校正奇偶校验添加到虚拟数据，并将具有添加的不正确错误校正奇偶校验的虚拟数据发送到外部主机装置。
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公开(公告)号：CN111190841A
公开(公告)日：2020-05-22
申请号：CN201910948791.3
申请日：2019-09-30
Applicant: 三星电子株式会社
Abstract: 提供了一种存储设备及其存储器管理方法。所述存储设备与主机共享主机存储器。所述存储设备包括接口，所述接口与主机交换数据并实施协议以使用主机存储器的部分区域作为存储设备的缓冲器。所述存储设备的存储控制器监测缓冲器的第一区域的劣化信息，并基于所述监测的结果向主机发送与第一区域相关联的损坏预测通知。
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公开(公告)号：CN111177040A
公开(公告)日：2020-05-19
申请号：CN201910768035.2
申请日：2019-08-20
Applicant: 三星电子株式会社
Abstract: 提供了一种共享主机存储器的存储装置及其操作方法和一种存储系统，所述存储装置包括与主机交换数据的串行接口以及通过串行接口将缓冲数据存储在由主机分配的主机存储器缓冲器中的存储控制器。存储控制器对缓冲数据执行纠错编码和纠错解码。
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Patent Agency Ranking
公开(公告)号：CN107045462A
公开(公告)日：2017-08-15
申请号：CN201611156442.0
申请日：2016-12-14
Applicant: 三星电子株式会社
CPC classification number: H03M13/09 , G06F11/1012 , G06F11/1044 , H03M13/1102 , H03M13/13 , H03M13/1515 , H03M13/152 , H03M13/19 , H03M13/29 , H03M13/2906 , H03M13/2957 , H03M13/3761 , G06F11/1048 , G06F3/0611 , G06F3/0614 , G06F3/0658 , G06F3/0679 , G06F11/1004 , G11C16/06 , G11C29/42
Abstract: 一种存储装置。一种存储装置包括非易失性存储器装置和被配置为从非易失性存储器装置读取数据、将读取的数据划分成多个段以及针对所述多个段顺序执行错误校正解码的控制器。当每个段的错误校正解码被完成时，控制器将错误校正奇偶校验添加到多个解码的段中的每个解码的段，并将具有添加的错误校正奇偶校验的所述多个解码的段发送到外部主机装置。当第二段的错误校正解码在从发送错误校正解码被完成的第一段后过去了阈值时间之后未被完成时，控制器将不正确错误校正奇偶校验添加到虚拟数据，并将具有添加的不正确错误校正奇偶校验的虚拟数据发送到外部主机装置。
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公开(公告)号：CN119829311A
公开(公告)日：2025-04-15
申请号：CN202411119278.0
申请日：2024-08-15
Applicant: 三星电子株式会社
Abstract: 一种控制存储设备的存储器控制器的操作方法，包括：通过第一通道传递与存储设备的第一单元区域对应的第一读取命令；通过与第一通道物理分离的第二通道从存储设备接收从第一单元区域读取的第一数据；通过第一通道传递状态信息请求命令，该状态信息请求命令请求传递关于存储设备的第二单元区域的状态信息；通过第一通道从存储设备接收关于第二单元区域的状态信息；并且通过第一通道传递与存储设备的第二单元区域对应的第二读取命令，其中，通过第一通道接收状态信息的时段的至少一部分与通过第二通道接收第一数据的时段重叠。
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公开(公告)号：CN110059034B
公开(公告)日：2024-06-18
申请号：CN201811530971.1
申请日：2018-12-14
Applicant: 三星电子株式会社
Abstract: 存储控制器与包括提交队列和完成队列的外部设备通信。存储控制器的操作方法包括：基于第一时钟从外部设备接收与命令相关联的通知，基于第二时钟从提交队列获取命令，基于第三时钟执行与所获取的命令相对应的操作，基于第四时钟将完成信息写入完成队列，以及基于第五时钟向外部设备发送中断信号。第一时钟至第五时钟中的每一个取决于每个操作阶段选择性地被激活。
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公开(公告)号：CN110059034A
公开(公告)日：2019-07-26
申请号：CN201811530971.1
申请日：2018-12-14
Applicant: 三星电子株式会社
Abstract: 存储控制器与包括提交队列和完成队列的外部设备通信。存储控制器的操作方法包括：基于第一时钟从外部设备接收与命令相关联的通知，基于第二时钟从提交队列获取命令，基于第三时钟执行与所获取的命令相对应的操作，基于第四时钟将完成信息写入完成队列，以及基于第五时钟向外部设备发送中断信号。第一时钟至第五时钟中的每一个取决于每个操作阶段选择性地被激活。
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公开(公告)号：CN119883972A
公开(公告)日：2025-04-25
申请号：CN202411299942.4
申请日：2024-09-18
Applicant: 三星电子株式会社
IPC: G06F13/28 , G06F12/0877
Abstract: 本申请提供了一种存储控制器的操作方法、一种存储装置的操作方法和一种存储控制器。存储控制器包括缓冲存储器、地址管理器和DMA引擎并控制非易失性存储器装置。DMA引擎即直接存储器存取引擎。该操作方法包括：从外部主机装置接收包括主机地址的读取请求；由地址管理器响应于读取请求将关于主机地址和与读取请求相对应的命令标识符的映射信息存储在转换表中；由DMA引擎将与读取请求相对应的读取数据的目的地地址设置为与命令标识符相对应的虚拟地址，以及将读取数据传输到虚拟地址；以及由地址管理器基于转换表将读取数据的目的地地址从虚拟地址转换为主机地址。
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