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公开(公告)号：CN102800354A
公开(公告)日：2012-11-28
申请号：CN201210169814.9
申请日：2012-05-28
Applicant: 三星电子株式会社
IPC: G11C11/408 , G11C11/418 , G11C11/56
CPC classification number: G06F3/061 , G06F3/0659 , G06F3/0688 , G11C7/10 , G11C8/10 , G11C11/56 , G11C11/5607 , G11C11/5621 , G11C11/565 , G11C11/5678 , G11C11/5685 , G11C2211/5641 , G11C2213/71
Abstract: 本发明提供一种存储器芯片、存储器系统以及访问该存储器芯片的方法。该存储器芯片包括衬底、第一存储单元以及第二存储单元。第一存储单元包括多个第一存储元件并且可以具有2n的第一存储容量。所述多个第一存储元件可以被配置为响应于第一选择信号而激活。第二存储单元包括多个第二存储元件并且可以具有2n+1的第二存储容量。所述多个第二存储器元件可以被配置为响应于第二选择信号而激活。
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公开(公告)号：CN102800353B
公开(公告)日：2016-12-14
申请号：CN201210167901.0
申请日：2012-05-25
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/408
CPC classification number: G11C11/406 , G11C2211/4061
Abstract: 为了带有刷新调节地刷新存储器器件，以刷新周期产生刷新地址。当刷新地址是第二地址时，在具有第一地址的弱单元上、而非在具有第二地址的第一强单元上执行相应刷新。当刷新地址是第三地址时，在第一强单元和具有第三地址的第二强单元之一上执行相应刷新。只存储用于第一、第二和第三地址之一的地址信息，以使存储器容量可被减小。在替换的方面中，当刷新地址是至少一个预定地址中的任何一个时，取决于标志，在弱单元、第一强单元和第二强单元之一上执行相应刷新，以进行刷新调节。
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公开(公告)号：CN102385911A
公开(公告)日：2012-03-21
申请号：CN201110261053.5
申请日：2011-09-05
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/4093 , G11C11/4096 , H01L23/50
CPC classification number: H01L25/18 , G11C5/02 , G11C7/10 , H01L2224/48091 , H01L2225/06544 , H01L2924/00014
Abstract: 公开了一种半导体封装。所述半导体封装包括封装接口，一叠半导体芯片，多叠贯通衬底通路和接口电路。封装接口包括至少第一对端子。每叠贯通衬底通路包括多个贯通衬底通路，所述多个贯通衬底通路包括各个半导体芯片的贯通衬底通路，每个贯通衬底通路电连接到紧邻的半导体芯片的贯通衬底通路。接口电路包括输入端，该输入端连接到所述第一对端子以接收提供第一信息的差分信号，并且该接口电路还包括输出端，该输出端以单端信号格式将包括所述第一信息的输出信号提供给所述多叠贯通衬底通路中的至少一个。
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公开(公告)号：CN1952868A
公开(公告)日：2007-04-25
申请号：CN200610135614.6
申请日：2006-10-17
Applicant: 三星电子株式会社
Inventor： 崔周善
IPC: G06F3/06 , G06F12/00 , G11C11/4096
CPC classification number: G11C7/1045 , G11C5/04 , G11C7/1066 , G11C7/22 , G11C2207/107
Abstract: 在大容量且高速操作的存储器系统和存储器模块中，存储器模块包括：模块板；安装在模块板上的主存储器组件，作为主组件来存取，并且具有第一列存取等待时间；以及安装在模块板上的副存储器组件，作为从组件来存取，并且具有比第一列存取等待时间短的第二列存取等待时间。该存储器系统高速操作，而与其中分层链接存储器组件的中继链路配置中的中继延迟无关。
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公开(公告)号：CN102385911B
公开(公告)日：2016-12-14
申请号：CN201110261053.5
申请日：2011-09-05
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/4093 , G11C11/4096 , H01L23/50
Abstract: 公开了一种半导体封装。所述半导体封装包括封装接口，一叠半导体芯片，多叠贯通衬底通路和接口电路。封装接口包括至少第一对端子。每叠贯通衬底通路包括多个贯通衬底通路，所述多个贯通衬底通路包括各个半导体芯片的贯通衬底通路，每个贯通衬底通路电连接到紧邻的半导体芯片的贯通衬底通路。接口电路包括输入端，该输入端连接到所述第一对端子以接收提供第一信息的差分信号，并且该接口电路还包括输出端，该输出端以单端信号格式将包括所述第一信息的输出信号提供给所述多叠贯通衬底通路中的至少一个。
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Patent Agency Ranking
公开(公告)号：CN102800353A
公开(公告)日：2012-11-28
申请号：CN201210167901.0
申请日：2012-05-25
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/408
CPC classification number: G11C11/406 , G11C2211/4061
Abstract: 为了带有刷新调节地刷新存储器器件，以刷新周期产生刷新地址。当刷新地址是第二地址时，在具有第一地址的弱单元上、而非在具有第二地址的第一强单元上执行相应刷新。当刷新地址是第三地址时，在第一强单元和具有第三地址的第二强单元之一上执行相应刷新。只存储用于第一、第二和第三地址之一的地址信息，以使存储器容量可被减小。在替换的方面中，当刷新地址是至少一个预定地址中的任何一个时，取决于标志，在弱单元、第一强单元和第二强单元之一上执行相应刷新，以进行刷新调节。
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公开(公告)号：CN1937067B
公开(公告)日：2011-10-05
申请号：CN200610138909.9
申请日：2006-09-21
Applicant: 三星电子株式会社
Inventor： 崔周善
CPC classification number: G11C5/04 , G11C7/10 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种存储器系统和存储器模块，其包括多个存储器器件，每个存储器器件具有多个例如四个端口，用于发送和接收指令信号、写入数据信号和读出数据信号。存储器器件之一连接到主机或控制器，其余存储器典型地通过点对点链接而链接在一起。当该存储器系统配置使得至少一个存储器器件的至少一个端口未被使用时，否则已经为未被使用端口所使用的引脚可以为一个或多个其它端口使用。因此，定义了一组可重新配置的共享引脚，其中两个端口共享这些引脚。在未存储器器件具体应用中被使用的端口未被连接到共享引脚，该应用中被使用的另一个端口则连接到共享引脚。这允许使用更少的封装引脚并因此减小了封装尺寸。
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公开(公告)号：CN1992067B
公开(公告)日：2010-05-19
申请号：CN200610171855.6
申请日：2006-12-11
Applicant: 三星电子株式会社
Abstract: 一种存储系统，具有第一和第二主存储器以及分别耦合到第一和第二主存储器的第一和第二辅助存储器，所述耦合包括至少一个点对点连接。一个存储器模块包括该第一和第二主存储器以及第一和第二辅助存储器中的至少两个。第一连接元件例如连接器或焊料，将存储器模块连接到到一个母板。第二连接元件例如连接器或焊料，将第一和第二主存储器和第一和第二辅助存储器中的另外一个连接到该母板。第一存储器模块上的存储器中的至少一个被耦合到其余的存储器中的至少另外一个上。该存储系统还包括一个存储控制器，该存储控制器通过点对两点链接连接到主存储器。
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公开(公告)号：CN1992067A
公开(公告)日：2007-07-04
申请号：CN200610171855.6
申请日：2006-12-11
Applicant: 三星电子株式会社
Abstract: 一种存储系统，具有第一和第二主存储器以及分别耦合到第一和第二主存储器的第一和第二辅助存储器，所述耦合包括至少一个点对点连接。一个存储器模块包括该第一和第二主存储器以及第一和第二辅助存储器中的至少两个。第一连接元件例如连接器或焊料，将存储器模块连接到到一个母板。第二连接元件例如连接器或焊料，将第一和第二主存储器和第一和第二辅助存储器中的另外一个连接到该母板。第一存储器模块上的存储器中的至少一个被耦合到其余的存储器中的至少另外一个上。该存储系统还包括一个存储控制器，该存储控制器通过点对两点链接连接到主存储器。
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公开(公告)号：CN103187092A
公开(公告)日：2013-07-03
申请号：CN201210591062.5
申请日：2012-12-31
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C16/06
CPC classification number: G11C11/4063 , G11C11/406 , G11C14/00 , G11C14/0018 , G11C16/06 , G11C29/783 , G11C2211/4061
Abstract: 一种半导体存储器件包括包含通过第一地址存取的多个区域的单元阵列，其中所述多个区域包括分别具有不同存储特性的至少两组区域。所述器件进一步包括用于指示多个区域中的每一个属于至少两组中的哪个组的组信息的非易失性存储的非易失性阵列。
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