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    Bus controller initiated write-through mechanism
    1.
    发明申请
    Bus controller initiated write-through mechanism 失效
    总线控制器启动直写机制

    公开(公告)号：US20060036814A1

    公开(公告)日：2006-02-16

    申请号：US10916969

    申请日：2004-08-12

    申请人： Jonathan DeMent ,  Kerey Tassin ,  Thuong Truong

    发明人： Jonathan DeMent ,  Kerey Tassin ,  Thuong Truong

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0837 ,  G06F12/0831

    摘要： A write-through cache scheme is created. A store data command is sent to a cache line of a cache array from a processing unit. It is then determined whether the address of the store data is valid, wherein the original data from the store's address has been previously loaded into the cache. A write-through command is sent to a system bus as a function of whether the address of the store data is valid. The bus controller is employed to sense the write-through command. If the write-through command is sensed, a clean command is generated by the bus controller. If the write-through command is sensed, the store data is written into the cache array, and the data is marked as modified. If the write-through command is sensed, the clean command is sent onto the system bus by the bus controller, thereby causing modified data to be written to memory.

    摘要翻译： 创建直写缓存方案。 存储数据命令从处理单元发送到高速缓存阵列的高速缓存行。 然后确定存储数据的地址是否有效，其中来自存储地址的原始数据已经被预先加载到高速缓存中。 根据存储数据的地址是否有效，将一个直写命令发送到系统总线。 总线控制器用于检测直写命令。 如果感测到直写命令，则总线控制器产生清洁命令。 如果检测到直写命令，则将存储数据写入高速缓存阵列，并将数据标记为修改。 如果感测到直写命令，则清除命令由总线控制器发送到系统总线上，从而将修改的数据写入存储器。

    Pseudo-LRU for a locking cache
    2.
    发明申请
    Pseudo-LRU for a locking cache 有权
    锁定缓存的伪LRU

    公开(公告)号：US20050055506A1

    公开(公告)日：2005-03-10

    申请号：US10655366

    申请日：2003-09-04

    申请人： Jonathan DeMent ,  Ronald Hall ,  Peichun Liu ,  Thuong Truong

    发明人： Jonathan DeMent ,  Ronald Hall ,  Peichun Liu ,  Thuong Truong

    IPC分类号： G06F12/00 ,  G06F12/12

    CPC分类号： G06F12/126 ,  G06F12/125 ,  G06F12/127 ,  Y10S707/99945 ,  Y10S707/99948

    摘要： The present invention provides for a cache-accessing system employing a binary tree with decision nodes. A cache comprising a plurality of sets is provided. A locking or streaming replacement strategy is employed for individual sets of the cache. A replacement management table is also provided. The replacement management table is employable for managing a replacement policy of information associated with the plurality of sets. A pseudo least recently used function is employed to determine the least recently used set of the cache, for such reasons as set replacement. An override signal line is also provided. The override signal is employable to enable an overwrite of a decision node of the binary tree. A value signal is also provided. The value signal is employable to overwrite the decision node of the binary tree.

    摘要翻译： 本发明提供一种采用具有决策节点的二叉树的高速缓存访​​问系统。 提供包括多个集合的高速缓存。 缓存的单独集合采用锁定或流式替换策略。 还提供了更换管理表。 替换管理表可用于管理与多个集合相关联的信息的替换策略。 由于诸如设置替换的原因，采用伪最近最少使用的功能来确定最近使用的高速缓存集合。 还提供超驰信号线。 覆盖信号可用于实现二叉树的决策节点的覆盖。 还提供了值信号。 值信号可用于覆盖二叉树的判定节点。

    Memory barriers primitives in an asymmetric heterogeneous multiprocessor environment
    3.
    发明授权
    Memory barriers primitives in an asymmetric heterogeneous multiprocessor environment 有权
    非对称异构多处理器环境中的内存障碍原语

    公开(公告)号：US07725618B2

    公开(公告)日：2010-05-25

    申请号：US10902474

    申请日：2004-07-29

    申请人： Michael Norman Day ,  Charles Ray Johns ,  Peichun Peter Liu ,  Thuong Truong ,  Takeshi Yamazaki

    发明人： Michael Norman Day ,  Charles Ray Johns ,  Peichun Peter Liu ,  Thuong Truong ,  Takeshi Yamazaki

    IPC分类号： G06F13/28

    CPC分类号： G06F13/28

    摘要： The present invention provides a method and apparatus for creating memory barriers in a Direct Memory Access (DMA) device. A memory barrier command is received and a memory command is received. The memory command is executed based on the memory barrier command. A bus operation is initiated based on the memory barrier command. A bus operation acknowledgment is received based on the bus operation. The memory barrier command is executed based on the bus operation acknowledgment. In a particular aspect, memory barrier commands are direct memory access sync (dmasync) and direct memory access enforce in-order execution of input/output (dmaeieio) commands.

    摘要翻译： 本发明提供了一种用于在直接存储器访问（DMA）设备中创建存储障碍的方法和装置。 接收到存储器屏障命令并接收存储器命令。 内存命令是根据内存屏障命令执行的。 基于内存障碍命令启动总线操作。 基于总线操作接收总线操作确认。 基于总线操作确认执行存储器障碍命令。 在特定方面，存储器屏障命令是直接存储器访问同步（dmasync），并且直接存储器访问强制执行输入/输出（dmaeie））命令的按顺序执行。

    Establishing command order in an out of order DMA command queue
    4.
    发明申请
    Establishing command order in an out of order DMA command queue 失效
    在命令行DMA命令队列中建立命令顺序

    公开(公告)号：US20060015652A1

    公开(公告)日：2006-01-19

    申请号：US10891772

    申请日：2004-07-15

    申请人： Michael Day ,  Charles Johns ,  Peichun Liu ,  Thuong Truong ,  Takeshi Yamazaki

    发明人： Michael Day ,  Charles Johns ,  Peichun Liu ,  Thuong Truong ,  Takeshi Yamazaki

    IPC分类号： G06F13/14

    CPC分类号： G06F13/28

    摘要： A method, an apparatus, and a computer program are provided for controlling memory access. Direct Memory Access (DMA) units have become commonplace in a number of bus architectures. However, managing limited system resources has become a challenge with multiple DMA units. In order to mange the multitude of commands generated and preserve dependencies, embedded flags in commands or a barrier command are used. These operations then can control the order in which commands are executed so as to preserve dependencies.

    摘要翻译： 提供了一种用于控制存储器访问的方法，装置和计算机程序。 直接存储器访问（DMA）单元已经在许多总线架构中变得普遍。 然而，管理有限的系统资源已成为多个DMA单元的挑战。 为了管理生成的多个命令并保留依赖关系，使用命令中的嵌入式标志或障碍命令。 这些操作然后可以控制执行命令的顺序，以便保留依赖性。

    Disable write back on atomic reserved line in a small cache system
    5.
    发明申请
    Disable write back on atomic reserved line in a small cache system 审中-公开
    禁用在小型缓存系统中的原子保留行上写入

    公开(公告)号：US20050289300A1

    公开(公告)日：2005-12-29

    申请号：US10875953

    申请日：2004-06-24

    申请人： Roy Kim ,  Yasukichi Okawa ,  Thuong Truong

    发明人： Roy Kim ,  Yasukichi Okawa ,  Thuong Truong

    IPC分类号： G06F9/312 ,  G06F12/00 ,  G06F12/08 ,  G06F12/12

    CPC分类号： G06F12/126 ,  G06F9/3004 ,  G06F9/30072 ,  G06F9/30087 ,  G06F9/3834 ,  G06F12/0831

    摘要： The present invention provides for managing an atomic facility cache write back state machine. A first write back selection is made. A reservation pointer pointing to the reserved line in the atomic facility data array is established. A next write back selection is made. An entry for the reservation point for the next write back selection is removed, whereby the valid reservation line is precluded form being selected for the write back. This prevents a modified command from being invalidated.

    摘要翻译： 本发明提供了管理原子设施高速缓存回写状态机。 首先回写选择。 建立指向原子设施数据阵列中保留行的保留指针。 进行下一个回写选择。 删除下一次回写选择的预留点的条目，由此排除有效的预留行被选择用于回写。 这样可以防止修改的命令无效。

    Method and apparatus for coherent memory structure of heterogeneous processor systems
    6.
    发明申请
    Method and apparatus for coherent memory structure of heterogeneous processor systems 失效
    异构处理器系统的相干存储器结构的方法和装置

    公开(公告)号：US20050080998A1

    公开(公告)日：2005-04-14

    申请号：US10682386

    申请日：2003-10-09

    申请人： Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  David Shippy ,  Thuong Truong

    发明人： Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  David Shippy ,  Thuong Truong

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0835

    摘要： Disclosed is a coherent cache system that operates in conjunction with non-homogeneous processing units. A set of processing units of a first configuration has conventional cache and directly accesses common or shared system physical and virtual address memory through the use of a conventional MMU (Memory Management Unit). Additional processors of a different configuration and/or other devices that need to access system memory are configured to store accessed data in compatible caches. Each of the caches is compatible with a given protocol coherent memory management bus interspersed between the caches and the system memory.

    摘要翻译： 公开了与非均匀处理单元结合操作的一致的缓存系统。 一组第一配置的处理单元具有常规高速缓存，并且通过使用常规MMU（存储器管理单元）直接访问公用或共享系统物理和虚拟地址存储器。 需要访问系统存储器的不同配置和/或其他设备的其他处理器被配置为将访问的数据存储在兼容的高速缓存中。 每个缓存与散列在高速缓存和系统存储器之间的给定协议相干存储器管理总线兼容。

    Method for processor to use locking cache as part of system memory
    7.
    发明授权
    Method for processor to use locking cache as part of system memory 失效
    处理器使用锁定缓存作为系统内存的一部分的方法

    公开(公告)号：US07290106B2

    公开(公告)日：2007-10-30

    申请号：US10976260

    申请日：2004-10-28

    申请人： Michael Norman Day ,  Charles Johns ,  Thuong Truong

    发明人： Michael Norman Day ,  Charles Johns ,  Thuong Truong

    IPC分类号： G06F12/00

    CPC分类号： G06F12/126 ,  G06F12/0848 ,  G06F2212/2515

    摘要： The present invention provides a method for a processor to write data to a cache or other fast memory, without also writing it to main memory. Further, the data is “locked” into the cache or other fast memory until it is loaded for use. Data remains in the locking cache until it is specifically overwritten under software control. The locking cache or other fast memory can be used as additional system memory. In an embodiment of the invention, the locking cache is one or more sets of ways, but not all of the sets or ways, of a multiple set associative cache.

    摘要翻译： 本发明提供了一种用于处理器将数据写入高速缓存或其他快速存储器的方法，而不将其写入主存储器。 此外，数据被“锁定”到高速缓存或其他快速存储器中，直到它被加载使用为止。 数据保留在锁定缓存中，直到它在软件控制下被特别覆盖为止。 锁定缓存或其他快速存储器可用作附加系统内存。 在本发明的实施例中，锁定高速缓存是多组关联高速缓存的一组或多组方式，但不是所有的集合或方式。

    Method for processor to use locking cache as part of system memory
    9.
    发明申请
    Method for processor to use locking cache as part of system memory 失效
    处理器使用锁定缓存作为系统内存的一部分的方法

    公开(公告)号：US20060095668A1

    公开(公告)日：2006-05-04

    申请号：US10976260

    申请日：2004-10-28

    申请人： Michael Day ,  Charles Johns ,  Thuong Truong

    发明人： Michael Day ,  Charles Johns ,  Thuong Truong

    IPC分类号： G06F12/14

    CPC分类号： G06F12/126 ,  G06F12/0848 ,  G06F2212/2515

    摘要： The present invention provides a method for a processor to write data to a cache or other fast memory, without also writing it to main memory. Further, the data is “locked” into the cache or other fast memory until it is loaded for use. Data remains in the locking cache until it is specifically overwritten under software control. The locking cache or other fast memory can be used as additional system memory. In an embodiment of the invention, the locking cache is one or more sets of ways, but not all of the sets or ways, of a multiple set associative cache.

    摘要翻译： 本发明提供了一种用于处理器将数据写入高速缓存或其他快速存储器的方法，而不将其写入主存储器。 此外，数据被“锁定”到高速缓存或其他快速存储器中，直到它被加载使用为止。 数据保留在锁定缓存中，直到它在软件控制下被特别覆盖为止。 锁定缓存或其他快速存储器可用作附加系统内存。 在本发明的实施例中，锁定高速缓存是多组关联高速缓存的一组或多组方式，但不是所有的集合或方式。