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    Driven metal critical dimension (CD) biasing
    1.
    发明授权
    Driven metal critical dimension (CD) biasing 有权
    驱动金属临界尺寸（CD）偏置

    公开(公告)号：US08375347B2

    公开(公告)日：2013-02-12

    申请号：US12464578

    申请日：2009-05-12

    申请人： Louis Chao-Chiuan Liu ,  Lee-Chung Lu ,  Yao-Ching Ku

    发明人： Louis Chao-Chiuan Liu ,  Lee-Chung Lu ,  Yao-Ching Ku

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5072 ,  G06F17/5031 ,  G06F17/5036 ,  G06F17/5077 ,  G06F2217/84

    摘要： A method of designing an integrated circuit (“IC”) is provided that includes placing an IC design, where the IC design includes a first element, a second element, and a path coupling the first and second elements, and routing the IC design. Further, the method includes obtaining at least one of resistivity data and capacitance data related to the path, and obtaining timing data related to the path. The method also includes using at least one of the resistivity data, the capacitance data, and the timing data to determine a critical dimension (“CD”) bias to be applied to the path, and modifying the IC design, where modifying includes applying the CD bias to the path.

    摘要翻译： 提供了一种设计集成电路（IC）的方法，其包括放置IC设计，其中IC设计包括第一元件，第二元件以及耦合第一和第二元件的路径，以及布线IC设计。 此外，该方法包括获得与路径相关的电阻率数据和电容数据中的至少一个，并获得与该路径相关的定时数据。 该方法还包括使用电阻率数据，电容数据和定时数据中的至少一个来确定要施加到路径的临界尺寸（CD）偏置，以及修改IC设计，其中修改包括应用CD偏差 到路上

    MODEL IMPORT FOR ELECTRONIC DESIGN AUTOMATION
    2.
    发明申请
    MODEL IMPORT FOR ELECTRONIC DESIGN AUTOMATION 有权
    电子设计自动化模型进口

    公开(公告)号：US20110231804A1

    公开(公告)日：2011-09-22

    申请号：US13116981

    申请日：2011-05-26

    申请人： Ru-Gun Liu ,  Chih-Ming Lai ,  Wen-Chun Huang ,  Boren Luo ,  I-Chang Shin ,  Yao-Ching Ku ,  Cliff Hou

    发明人： Ru-Gun Liu ,  Chih-Ming Lai ,  Wen-Chun Huang ,  Boren Luo ,  I-Chang Shin ,  Yao-Ching Ku ,  Cliff Hou

    IPC分类号： G06F17/50

    CPC分类号： G06F17/50

    摘要： Methods and systems for providing processing parameters in a secure format are disclosed. In one aspect, a method for providing semiconductor fabrication processing parameters to a design facility is disclosed. The method comprises providing a set of processing parameters of a fabrication facility; creating a model from the set of processing parameters; converting the model into a corresponding set of kernels; converting the set of kernels into a corresponding set of matrices; and communicating the set of matrices to the design facility. In another aspect, a method for providing semiconductor fabrication processing parameters is disclosed. The method comprises providing a set of processing parameters of a fabrication facility; creating a processing model from the set of processing parameters; encrypting the processing model into a format for use with a plurality of EDA tools; and communicating the encrypted processing model format to a design facility.

    摘要翻译： 公开了以安全格式提供处理参数的方法和系统。 一方面，公开了一种向设计设备提供半导体制造处理参数的方法。 该方法包括提供制造设施的一组处理参数; 从一组处理参数创建模型; 将模型转换为相应的一组内核; 将所述内核集合转换成相应的矩阵集合; 并将该组矩阵传送到设计设施。 另一方面，公开了一种用于提供半导体制造处理参数的方法。 该方法包括提供制造设施的一组处理参数; 从一组处理参数创建一个处理模型; 将处理模型加密成与多个EDA工具一起使用的格式; 并将加密的处理模型格式传送到设计设施。

    In-situ overlay alignment
    6.
    发明申请
    In-situ overlay alignment 有权
    原位重叠对齐

    公开(公告)号：US20050195397A1

    公开(公告)日：2005-09-08

    申请号：US10792147

    申请日：2004-03-03

    申请人： Grace Ho ,  Ming-Che Wu ,  Li-Heng Chou ,  Hung-Chang Hsieh ,  Jung Chen ,  Yao-Ching Ku

    发明人： Grace Ho ,  Ming-Che Wu ,  Li-Heng Chou ,  Hung-Chang Hsieh ,  Jung Chen ,  Yao-Ching Ku

    IPC分类号： G01B11/00 ,  G03F9/00

    CPC分类号： G03F9/7084 ,  G03F7/70633

    摘要： A semiconductor wafer is disclosed that includes a plurality of fields, including a plurality of alignment fields. Each alignment field includes a plurality of intra-field small scribe lane primary mark (SSPM) overlay mark pairs there around. The SSPM mark pairs allow for in-situ, non-passive intra-field alignment correction. In one embodiment, there may be between two and four alignment fields, and between two and four SSPM mark pairs around each alignment field. The SSPM marks of each mark pair may be extra scribe-lane marks.

    摘要翻译： 公开了一种半导体晶片，其包括多个场，包括多个对准场。 每个对准场包括在其周围的多个场内小划线通道主标记（SSPM）覆盖标记对。 SSPM标记对允许原位，非被动场内对准校正。 在一个实施例中，可以在两个和四个对准场之间以及围绕每个对准场的两个和四个SSPM标记对之间。 每个标记对的SSPM标记可能是额外的划线标记。

    CD sem automatic focus methodology and apparatus for constant electron beam dosage control
    7.
    发明申请
    CD sem automatic focus methodology and apparatus for constant electron beam dosage control 有权
    CD半自动聚焦方法和恒电子束剂量控制装置

    公开(公告)号：US20050023463A1

    公开(公告)日：2005-02-03

    申请号：US10628914

    申请日：2003-07-29

    申请人： Chih-Ming Ke ,  Chien-Hsun Lin ,  Yao-Ching Ku

    发明人： Chih-Ming Ke ,  Chien-Hsun Lin ,  Yao-Ching Ku

    IPC分类号： G01N23/225

    CPC分类号： G01N23/2251

    摘要： Reducing photoresist shrinkage by plasma treatment is disclosed. A semiconductor wafer having one or more photoresist layers is plasma treated, such as plasma curing, plasma etching, and/or high-density plasma etching the wafer. After plasma treating, one or more critical dimensions on the photoresist layers is measured using an electron beam, such as by using a scanning electron microscope (SEM). The plasma treating of the wafer prior to measuring the critical dimensions using the electron beam decreases shrinkage of the photoresist layer when using the electron beam.

    摘要翻译： 公开了通过等离子体处理降低光刻胶的收缩率。 具有一个或多个光致抗蚀剂层的半导体晶片被等离子体处理，例如等离子体固化，等离子体蚀刻和/或高密度等离子体蚀刻晶片。 在等离子体处理之后，使用电子束，例如通过使用扫描电子显微镜（SEM）测量光致抗蚀剂层上的一个或多个临界尺寸。 在使用电子束测量临界尺寸之前对晶片的等离子体处理降低了当使用电子束时光致抗蚀剂层的收缩。

    Method of automatically forming a rim phase shifting mask
    8.
    发明授权
    Method of automatically forming a rim phase shifting mask 有权
    自动形成轮辋相移掩模的方法

    公开(公告)号：US06291112B1

    公开(公告)日：2001-09-18

    申请号：US09191762

    申请日：1998-11-13

    申请人： Chin-Lung Lin ,  Yao-Ching Ku

    发明人： Chin-Lung Lin ,  Yao-Ching Ku

    IPC分类号： G03F900

    CPC分类号： G03F1/29

    摘要： A method of automatically forming a rim PSM is provided. A first pattern comprising a conventional original pattern as a blinding layer and assist features around the conventional circuit pattern is designed. A portion of a Cr film and a portion of a phase shifting layer under the Cr film are removed with the first pattern. The removed portion of the Cr film and the removed portion of the phase shifting layer are positioned on the assist feature. A second pattern comprising the conventional circuit pattern and a half of the assist features is designed. A portion of the Cr film in positions other than on the second pattern is removed. The convention circuit pattern formed at the mask medium is defined as the blinding layer. The area of the assist features only comprise a quartz substrate that light can pass through. The other areas of the mask medium wherein the phase shifting layer remains is defined as the phase-shifting portion of the PSM.

    摘要翻译： 提供了一种自动形成边缘PSM的方法。 设计了包括常规原始图案作为盲目层并且围绕常规电路图案的辅助特征的第一图案。 利用第一图案除去Cr膜的一部分和在Cr膜下面的部分相移层。 Cr膜的去除部分和移相层的去除部分位于辅助特征上。 设计包括常规电路图案和辅助特征的一半的第二图案。 除去在第二图案之外的位置中的Cr膜的一部分。 形成在掩模介质上的常规电路图形被定义为盲目层。 辅助特征的区域仅包括光可以通过的石英衬底。 其中相移层保留的掩模介质的其它区域被定义为PSM的相移部分。

    Method for forming a pattern with both logic-type and memory-type circuit
    9.
    发明授权
    Method for forming a pattern with both logic-type and memory-type circuit 有权
    用逻辑型和存储型电路形成图案的方法

    公开(公告)号：US06251564B1

    公开(公告)日：2001-06-26

    申请号：US09312968

    申请日：1999-05-17

    申请人： Chin-Lung Lin ,  Yao-Ching Ku

    发明人： Chin-Lung Lin ,  Yao-Ching Ku

    IPC分类号： G03C500

    CPC分类号： G03F7/70466 ,  G03F7/203

    摘要： A method for forming a pattern with both a logic-type and, a memory-type circuit is disclosed. The method includes first providing a wafer which includes a photoresist layer, then covering the photoresist layer with a first mask including an opaque area and a first pattern area. Forming a first pattern on the photoresist layer by a first exposure. Covering the photoresist layer with a second mask after the first mask is removed. Moreover, a second pattern is printed on the photoresist layer by a second exposure. Finally, the second mask is removed. The double-exposure method will enhance the resolution of the pattern defined on the photoresist layer.

    摘要翻译： 公开了一种用于形成具有逻辑类型和存储器型电路的图案的方法。 该方法包括首先提供包括光致抗蚀剂层的晶片，然后用包括不透明区域和第一图案区域的第一掩模覆盖光致抗蚀剂层。 通过第一次曝光在光致抗蚀剂层上形成第一图案。 在去除第一掩模之后用第二掩模覆盖光致抗蚀剂层。 此外，通过第二曝光将第二图案印刷在光致抗蚀剂层上。 最后，删除第二个掩码。 双曝光方法将增强在光致抗蚀剂层上限定的图案的分辨率。