公开(公告)号：US08762607B2

公开(公告)日：2014-06-24

申请号：US13539179

申请日：2012-06-29

申请人： Christopher E. Cox ,  Christopher P. Mozak ,  Rebecca Z. Loop

发明人： Christopher E. Cox ,  Christopher P. Mozak ,  Rebecca Z. Loop

IPC分类号： G06F13/38

CPC分类号： G06F12/063 ,  G06F12/0607

摘要： A mechanism is described for facilitating dynamic multi-mode memory packages in memory systems according to one embodiment of the invention. A method of embodiments of the invention includes maintaining a plurality of memory modes on a single memory package at a motherboard of a computing system. The plurality of memory modes is associated with a plurality of physical organizations of memory devices. The method may further include receiving a request to switch from a first memory mode to a second memory mode of the plurality of memory mode, and dynamically switching from the first memory mode to the second memory mode, in response to the request.

摘要翻译： 描述了根据本发明的一个实施例的用于促进存储器系统中的动态多模式存储器包的机制。 本发明的实施例的方法包括在计算系统的主板上的单个存储器包上维护多个存储器模式。 多个存储器模式与存储器设备的多个物理组织相关联。 该方法还可以包括接收从多个存储器模式的第一存储器模式切换到第二存储器模式的请求，以及响应于该请求动态地从第一存储器模式切换到第二存储器模式。

公开(公告)号：US20140095946A1

公开(公告)日：2014-04-03

申请号：US13631961

申请日：2012-09-29

申请人： Christopher P. Mozak ,  Theodore Z. Schoenborn ,  James M. Shehadi

发明人： Christopher P. Mozak ,  Theodore Z. Schoenborn ,  James M. Shehadi

IPC分类号： G11C29/08

CPC分类号： G11C29/08 ,  G11C29/56 ,  G11C2029/5602

摘要： A memory subsystem includes a test engine coupled to a memory controller that can provide memory access transactions to the memory controller, bypassing a memory address decoder. The test engine receives a command to cause it to generate transactions to implement a memory test. The command identifies the test to implement, and the test engine generates one or more memory access transactions to implement the test on the memory device. The test engine passes the transactions to the memory controller, which can schedule the commands with its scheduler. Thus, the transactions cause deterministic behavior in the memory device because the transactions are executed as provided, while at the same time testing the actual operation of the device.

摘要翻译： 存储器子系统包括耦合到存储器控制器的测试引擎，其可以绕过存储器地址解码器来向存储器控制器提供存储器访问事务。 测试引擎接收到一个命令，使其生成事务以实现内存测试。 该命令标识要实现的测试，并且测试引擎生成一个或多个存储器访问事务以在存储器设备上实现测试。 测试引擎将事务传递到内存控制器，可以使用其调度程序来调度命令。 因此，交易在存储设备中引起确定性行为，因为交易按照提供的方式执行，同时测试设备的实际操作。

公开(公告)号：US20140089705A1

公开(公告)日：2014-03-27

申请号：US13629008

申请日：2012-09-27

申请人： XIUTING C. MAN ,  CHRISTOPHER P. MOZAK ,  SHAUN M. CONRAD ,  JEFFERY L. KRIEGER ,  PHILIP R. LEHWALDER ,  INDER M. SODHI

发明人： XIUTING C. MAN ,  CHRISTOPHER P. MOZAK ,  SHAUN M. CONRAD ,  JEFFERY L. KRIEGER ,  PHILIP R. LEHWALDER ,  INDER M. SODHI

IPC分类号： G06F1/32

CPC分类号： G06F1/3296 ,  G06F1/3275 ,  G06F1/3287 ,  Y02D10/14 ,  Y02D10/171 ,  Y02D50/20

摘要： Power gating control architectures. A memory device having at least a memory array and input/output (I/O) lines terminated on the memory device with termination circuitry coupled to receive a termination supply voltage (Vtt) with power gating circuitry to selectively gate the termination supply voltage in response to a power gating control signal (VttControl) is coupled with a processing core coupled with the memory device, the processing core to selectively assert and deassert the VttControl signal.

摘要翻译： 电力门控控制架构。 存储器件具有至少存储器阵列和终端于存储器件上的输入/输出（I / O）线，其中终端电路被耦合以用电源门控电路接收终端电源电压（Vtt），以响应于选择性地对终端电源电压进行选通 电力门控控制信号（VttControl）与与存储器件耦合的处理核心耦合，处理核心选择性地断言和解除VttControl信号。

公开(公告)号：US08514533B2

公开(公告)日：2013-08-20

申请号：US12822901

申请日：2010-06-24

申请人： Christopher P. Mozak ,  Victor Zia

发明人： Christopher P. Mozak ,  Victor Zia

IPC分类号： H02H9/00

CPC分类号： H01L27/0285

摘要： Described herein are a method, apparatus, and system for electrostatic discharge protection of supplies. The apparatus comprises a timer unit having a node with a first supply signal and operable to generate a first timer signal based on the first supply signal; and a clamp unit, coupled to the timer unit and having a node with a second supply signal, operable to clamp the second supply signal in response to electrostatic discharge (ESD) on the node with the second supply signal for a duration based on a signal level of the first timer signal.

摘要翻译： 这里描述了用于电源的静电放电保护的方法，装置和系统。 该装置包括具有第一电源信号的节点的定时器单元，用于基于第一电源信号产生第一定时器信号; 以及钳位单元，其耦合到所述定时器单元并具有具有第二电源信号的节点，用于响应于具有所述第二电源信号的所述节点上的静电放电（ESD）钳位所述第二电源信号，所述持续时间基于信号 第一定时器信号的电平。

公开(公告)号：US20110317316A1

公开(公告)日：2011-12-29

申请号：US12822901

申请日：2010-06-24

申请人： Christopher P. Mozak ,  Victor Zia

发明人： Christopher P. Mozak ,  Victor Zia

IPC分类号： H02H9/00

CPC分类号： H01L27/0285

摘要： Described herein are a method, apparatus, and system for electrostatic discharge protection of supplies. The apparatus comprises a timer unit having a node with a first supply signal and operable to generate a first timer signal based on the first supply signal; and a clamp unit, coupled to the timer unit and having a node with a second supply signal, operable to clamp the second supply signal in response to electrostatic discharge (ESD) on the node with the second supply signal for a duration based on a signal level of the first timer signal.

摘要翻译： 这里描述了用于电源的静电放电保护的方法，装置和系统。 该装置包括具有第一电源信号的节点的定时器单元，用于基于第一电源信号产生第一定时器信号; 以及钳位单元，其耦合到所述定时器单元并具有具有第二电源信号的节点，用于响应于具有所述第二电源信号的所述节点上的静电放电（ESD）钳位所述第二电源信号，所述持续时间基于信号 第一定时器信号的电平。

公开(公告)号：US09720471B2

公开(公告)日：2017-08-01

申请号：US14129241

申请日：2013-06-28

申请人： Christopher P. Mozak ,  Mahmoud Elassal

发明人： Christopher P. Mozak ,  Mahmoud Elassal

IPC分类号： G06F1/26

CPC分类号： G06F1/26

摘要： Described is a voltage regulator with feed-forward and feedback control. Described is an apparatus which comprises: a circuit for providing power or ground supply for a target circuit in response to a control signal; and a feed-forward filter to receive data and to generate the control signal according to the received data.

公开(公告)号：US20160162434A1

公开(公告)日：2016-06-09

申请号：US14565176

申请日：2014-12-09

申请人： Christopher P. Mozak ,  James A. McCall ,  Bryan K. Casper

发明人： Christopher P. Mozak ,  James A. McCall ,  Bryan K. Casper

IPC分类号： G06F13/42 ,  G06F13/40

CPC分类号： G06F13/1657 ,  G06F11/10 ,  G06F13/4004 ,  G06F13/4022 ,  G06F13/4072 ,  G06F13/4217 ,  G06F13/4221 ,  G06F13/4234 ,  H04L25/4915 ,  Y02D10/14 ,  Y02D10/151

摘要： Dynamic bus inversion (DBI) for programmable levels of a ratio of ones and zeros. A transmitting device identifies a number and/or ratio of ones and zeros in a noninverted version of a signal to be transmitted (“noninverted signal”) and a number and/or ratio of ones and zeros in an inverted version of the signal (“inverted signal”). The transmitting device can calculate whether a difference of ones and zeros in the noninverted signal or a difference of ones and zeros in the inverted signal provides a calculated average ratio of ones to zeros closer to a target ratio. The transmitting device sends the signal that achieves provides the calculated average ratio closer to the target ratio.

摘要翻译： 动态总线反演（DBI）可编程级别为1和0的比例。 发送装置识别要发送的信号（“非反相信号”）的非反相版本中的1和0的数量和/或比率，以及信号的反转版本中的数字和/或比例的1和0“ 反转信号“）。 发送装置可以计算反相信号中的非反相信号中的1和0的差是否相同，或者反转信号中的1和0的差是否将计算的平均比值提升到更靠近目标比的1。 发送装置发送实现的信号，使所计算的平均比率更接近目标比率。

公开(公告)号：US09009540B2

公开(公告)日：2015-04-14

申请号：US13706196

申请日：2012-12-05

申请人： Christopher P. Mozak ,  Theodore Z. Schoenborn ,  James M. Shehadi ,  David G. Ellis ,  Tomer Levy ,  Zvika Greenfield

发明人： Christopher P. Mozak ,  Theodore Z. Schoenborn ,  James M. Shehadi ,  David G. Ellis ,  Tomer Levy ,  Zvika Greenfield

IPC分类号： G06F11/00 ,  G06F11/263 ,  G11C29/02 ,  G11C29/06 ,  G11C29/52

CPC分类号： G06F11/263 ,  G11C29/02 ,  G11C29/025 ,  G11C29/06 ,  G11C29/52

摘要： A memory subsystem includes logic buffer coupled to a command bus between a memory controller and a memory device. The logic buffer detects that the memory controller places the command bus in a state where the memory controller does not drive the command bus with a valid executable memory device command. In response to detecting the state of the command bus, the logic buffer generates a signal pattern and injects the signal pattern on the command bus after a scheduler of the memory controller to drive the command bus with the signal pattern.

摘要翻译： 存储器子系统包括耦合到存储器控制器和存储器件之间的命令总线的逻辑缓冲器。 逻辑缓冲区检测到存储器控制器将命令总线置于存储器控制器不使用有效的可执行存储器设备命令驱动命令总线的状态。 响应于检测到命令总线的状态，逻辑缓冲器产生信号模式，并且在存储器控制器的调度器之后在命令总线上注入信号模式以用信号模式驱动命令总线。

公开(公告)号：US20150012759A1

公开(公告)日：2015-01-08

申请号：US14129241

申请日：2013-06-28

申请人： Christopher P. Mozak ,  Mahmoud Elassal

发明人： Christopher P. Mozak ,  Mahmoud Elassal

IPC分类号： G06F1/26

CPC分类号： G06F1/26

摘要： Described is a voltage regulator with feed-forward and feedback control. Described is an apparatus which comprises: a circuit for providing power or ground supply for a target circuit in response to a control signal; and a feed-forward filter to receive data and to generate the control signal according to the received data.

摘要翻译： 描述了具有前馈和反馈控制的电压调节器。 描述了一种装置，其包括：用于响应于控制信号为目标电路提供电力或接地电源的电路; 以及前馈滤波器，用于接收数据并根据接收到的数据产生控制信号。

公开(公告)号：US20140006704A1

公开(公告)日：2014-01-02

申请号：US13539417

申请日：2012-06-30

申请人： Zvika Greenfield ,  Kuljit S. Bains ,  Theodore Z. Schoenborn ,  Christopher P. Mozak ,  John B. Halbert

发明人： Zvika Greenfield ,  Kuljit S. Bains ,  Theodore Z. Schoenborn ,  Christopher P. Mozak ,  John B. Halbert

IPC分类号： G06F11/30 ,  G11C11/406

CPC分类号： G06F11/3037 ,  G06F11/004 ,  G06F11/3471 ,  G06F2201/81 ,  G06F2201/88 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/40622

摘要： A system monitors data accesses to specific rows of memory to determine if a row hammer condition exists. The system can monitor accessed rows of memory to determine if the number of accesses to any of the rows exceeds a threshold associated with risk of data corruption on a row of memory physically adjacent to the row with high access. Based on the monitoring, a memory controller can determine if the number of accesses to a row exceeds the threshold, and indicate address information for the row whose access count reaches the threshold.

摘要翻译： 系统监视对特定行存储器的数据访问，以确定是否存在行锤条件。 该系统可以监视所访问的存储行，以确定对任何行的访问次数是否超过与物理上与高访问行相邻的存储体上的数据损坏风险相关联的阈值。 基于监视，存储器控制器可以确定对行的访问次数是否超过阈值，并且指示访问计数达到阈值的行的地址信息。