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公开(公告)号：CN118964287A
公开(公告)日：2024-11-15
申请号：CN202411116711.5
申请日：2024-08-14
申请人： 知行汽车科技(苏州)股份有限公司
摘要： 本发明涉及自动驾驶技术领域，公开了一种多芯片的状态管理方法、装置、系统、设备和介质，主控芯片接收客户端传输的车辆配置信息；将车辆配置信息转换为系统内部可识别的第一配置信息；解析第一配置信息，以确定出所需切换的系统状态；系统状态有其对应的主控进程和从控进程。启动主控进程，并向目标从属芯片发送与从控进程相匹配的第二配置信息。基于主控进程的执行结果以及目标从属芯片反馈的执行结果，可以确定出系统状态的切换结果。在该技术方案中，实现从车辆配置信息到系统状态的映射，基于配置管理扩展了目前的状态管理模块的功能，使得主控芯片可以同时管理多个从属芯片上的进程，实现了多个芯片的状态管理。
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公开(公告)号：CN118860485A
公开(公告)日：2024-10-29
申请号：CN202411095099.8
申请日：2024-08-09
摘要： 本发明公开了一种非对称多处理器架构生成方法、装置、设备及介质，涉及计算机技术领域。本方案通过为主处理器和第一协处理器上移植Linux操作系统，并在第二协处理器上移植RTOS，能够基于双系统协同或分布实现业务处理或计算任务的处理，具有较高的灵活性；同时，第一协处理器采用RISC‑V架构，具有指令编码简洁规整、可扩展性强、架构和具体实现分离等优点。基于RISC‑V下的第一协处理器设计，使得目标设备可以更加高效进行故障预测计算，或进行其他人工智能算法的计算，具有较高的灵活性和扩展性，解决了当前基于AMP架构的多操作系统的CPU架构单一灵活性较差的问题。
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公开(公告)号：CN118427148B
公开(公告)日：2024-10-18
申请号：CN202410823145.5
申请日：2024-06-25
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明提供的一种FPGA快速配置多个IP核的方法，包括步骤一：向FPGA数据流内写入APB寄存器数据流；步骤二：FPGA配置接口获取写入APB寄存器数据流的所述FPGA数据流后解析数据流，并将解析结果写入相应的APB寄存器内；步骤三：APB时钟控制模块，将目标APB通道的时钟打开，所述APB通道控制模块读取所述APB寄存器中的数据，并将所述APB寄存器中的所述解析结果对应的值发给APB通道接口转换模块转换为符合APB接口协议的信号，所述APB通道接口转换模块将所述信号发送给待配置IP核。该技术方案的有益效果在于，各个APB通道可以独立打开也可以一起打开，极大增强了对各IP核配置的灵活性以及配置速度。还提供一种FPGA快速配置多个IP核的装置，应用上述方法进行多个IP核的配置。
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公开(公告)号：CN118779277A
公开(公告)日：2024-10-15
申请号：CN202310341876.1
申请日：2023-03-28
申请人： 深圳市中兴微电子技术有限公司
IPC分类号： G06F15/16 , G06F15/177
摘要： 本公开提供了一种处理器，其包括多个集群，每个所述集群包括两个核心；所述集群能被独立的配置为锁步模式或独立模式；锁步模式的所述集群的两个所述核心为锁步状态，每两个锁步状态的所述核心构成一个锁步组，同一所述锁步组的两个所述核心同步处理相同运算；独立模式的所述集群的两个所述核心为独立状态。本公开还提供了一种处理器控制的方法、计算机可读介质。
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公开(公告)号：CN113868184B
公开(公告)日：2024-10-15
申请号：CN202111115261.4
申请日：2021-09-23
申请人： 猪八戒股份有限公司
IPC分类号： G06F15/16 , G06F16/21 , G06F16/23 , G06F16/27 , H04L41/0806
摘要： 本发明实施例公开了一种主从架构基于缓存的配置中心的配置方法及系统，所述方法包括：构建SpringBoot类型的工程；配置数据库、Redis集群的参数，以连接服务集群中的各节点；各节点均部署有配置中心服务；创建用于关联操作所述数据库、Redis集群的基础组件；进行选主服务得到主节点，所述主节点负责进行Redis配置内容的更新；初始化一个单线程的线程池，开启定时刷新线程进行本地缓存更新；其有益效果是：通过将配置中心的本地缓存与数据库和Redis集群相结合，避免过于对内存存在强依赖的问题，同时，利用主从架构，只有主节点才操作Redis集群，减少对Redis集群的重复操作的问题。
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公开(公告)号：CN112639759B
公开(公告)日：2024-10-11
申请号：CN201980032693.3
申请日：2019-04-03
申请人： 索尼互动娱乐有限责任公司
IPC分类号： G06F15/16 , G06F15/173 , G06F16/783 , G06F16/71 , G06F16/953 , G06F16/955 , G06N20/00 , A63F13/53 , H04N7/173
摘要： 公开了一种用于上下文数字媒体处理的系统和方法。示例性方法包括：从源接收内容作为正在向用户显示的数字媒体；处理所述数字媒体以确定所述内容内的上下文信息；基于所确定的上下文信息在至少一个网络中搜索补充内容；以及发送所述补充内容用于所述源或接收设备中的至少一个使用。
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公开(公告)号：CN118672949A
公开(公告)日：2024-09-20
申请号：CN202410774698.6
申请日：2024-06-14
申请人： 上海壁仞科技股份有限公司
摘要： 本发明提供一种数据读入、数据读出方法、电子设备、存储介质和程序产品，所述数据读入方法包括：确定至少两个输入；将各输入中的输入数据元素以交替方式加载到同一片上存储区，并从同一片上存储区上同时读入多个输入数据元素。本发明将各输入中的输入数据元素以交替方式加载到同一片上存储区，进而可以从同一片上存储区上一次性同时读入多个输入数据元素，而不需要分多次从各片上存储区中读入对应的输入数据元素，进而提高了数据读入效率。
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公开(公告)号：CN118606234A
公开(公告)日：2024-09-06
申请号：CN202410715848.6
申请日：2024-06-04
申请人： 东南大学
摘要： 本发明公开了一种时序可预测的平行双空间域实时混合临界系统，这种基于ARM‑TZ的架构满足混合临界系统所要求的隔离、高效和时序可预测性。所提出的系统架构包含两个部分，功能架构和实时I/O管理器。其中功能架构提供了混合临界系统的基本功能（隔离、跨域上下文切换等）；而I/O管理器通过两个关键机制（TZ‑SRP和定时释放）保证了时序可预测的I/O管理。同时，我们还提出了一种可选择性的协处理器架构方案，他显著提高了系统性能并降低了系统复杂性。以上架构都可以扩展到多核系统。
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公开(公告)号：CN118566843A
公开(公告)日：2024-08-30
申请号：CN202410637133.3
申请日：2024-05-22
申请人： 电子科技大学长三角研究院(衢州)
摘要： 本发明公开一种基于FPGA的毫米波MIMO雷达快速超分辨方法，应用于雷达成像领域，针对现有的超分辨方法计算复杂度高，计算耗时长，无法应用于实际工程领域，本发明设计了一种超分辨方法的FPGA并行处理架构。该并行架构通过雷达射频前端采集稀疏场景目标回波信号，并且通过高速接口将数据传输到FPGA端；FPGA解析并将数据缓存到内存中，然后将数据读取到信号处理模块；采用硬件设计计算辅助向量；由辅助向量计算中间变量；最后通过迭代计算并且更新角度估计值和辅助向量。通过实验验证了本发明克服了现有的超分辨方法计算复杂度高，难以硬件实现的缺陷，极大地降低计算复杂度和缩短了计算耗时。
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