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公开(公告)号：CN115173839A
公开(公告)日：2022-10-11
申请号：CN202111085176.8
申请日：2021-09-16
Applicant: 旺宏电子股份有限公司
IPC: H03K5/151
Abstract: 本公开提供一种互补信号产生电路。互补信号产生电路包括一第一反相器串及一第二反相器串。第一反相器串包括两个串联的反相器，以依据一输入信号产生一同相位信号。第二反相器串包括三个串联的反相器，以依据输入信号产生一反相位信号。一补偿电容电路连接于第一反相器串的一节点。补偿电容电路可以在此节点添加电容，以在此节点增加电阻电容延迟，来模拟在PVT条件下第二反相器串的反相器的延迟。
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公开(公告)号：CN103843250B
公开(公告)日：2017-02-15
申请号：CN201280047869.0
申请日：2012-09-30
Applicant: 高通股份有限公司
Inventor： C·K·权
CPC classification number: H03K5/151 , H03K5/1565
Abstract: 用于对由制造工艺、电压和温度（PVT）中的变动所导致的误差以及输入定时误差进行自校正的电路的系统和方法。在示例性实施例中，提供了用于改善互补逻辑电路（400）中的输出信号410）质量的方法。用第一可变电源（Vss）来数字化启用或偏置（控制B、控制D）互补逻辑电路中的n型晶体管。用第二可变电源（Vdd）来数字化启用或偏置（控制A、控制C）互补逻辑电路中的p型晶体管，该第二可变电源提供与第一可变电源的电压不同的电压，以减轻在p型晶体管（435）和n型晶体管（440）之间的开关时间中的差异。
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公开(公告)号：CN103314531A
公开(公告)日：2013-09-18
申请号：CN201180056826.4
申请日：2011-11-21
Applicant: 株式会社尼康
Inventor： 尾崎浩二
CPC classification number: H03K5/1252 , G06F1/06 , G06F1/10
Abstract: 向多个连接部输出操作时钟时，由各个时钟的上升沿及下降沿产生的电磁波对周围的影响很大。对此，本发明提供一种电子设备，包括：多个连接部，与收发信号的操作时钟频率相同的多个外部设备相连；以及时钟输出部，向多个连接部输出相位彼此错开的操作时钟。时钟输出部向多个连接部中的两个输出彼此反相位的操作时钟。
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公开(公告)号：CN101197562B
公开(公告)日：2010-06-09
申请号：CN200710194471.0
申请日：2007-11-14
Applicant: 国际商业机器公司
Inventor： E·希旺
CPC classification number: H03K17/28
Abstract: 本发明涉及一种集成电路，其包括数据节点、输出节点、以及耦合到所述数据节点和所述输出节点的设置逻辑。所述设置逻辑响应所述数据节点的状态的改变而改变所述输出节点的状态。所述集成电路还包托耦合到所述数据节点的复位晶体管，所述复位晶体管响应时序信号的转换将所述数据节点复位到第一状态、耦合到所述数据节点的输入晶体管，所述输入晶体管响应接收的数据信号将所述数据节点断言至第二状态、以及耦合在所述输出节点与所述数据节点之间的复位逻辑。如果所述输出节点达到设置状态，第一复位逻辑响应所述数据节点的复位将所述输出节点复位到初始状态。所述集成电路还包括耦合在所述输出节点与所述复位逻辑的复位输入节点之间的反馈逻辑，所述反馈逻辑限制了所述复位逻辑的操作的持续时间。
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公开(公告)号：CN101588166A
公开(公告)日：2009-11-25
申请号：CN200810126330.X
申请日：2008-06-25
Applicant: 北京天一集成科技有限公司
Inventor： 杨栋毅
Abstract: 本发明公开了一种大扇出、低功耗双相不相干时钟驱动器，构成包括：与输入电源相接的，一个带缓冲器的CMOS驱动器的控制电路，一个带缓冲器的交叉耦合正反馈CMOS驱动器的控制电路；与两个控制电路输出相接的两个互不相干的输出驱动电路。本发明通过采用带缓冲器的CMOS驱动器和改进的交叉耦合正反馈CMOS驱动器的巧妙组合，构成了大扇出、低功耗双相不相干时钟驱动器。经过实测，本发明的驱动器可以保证每个信号有足够的驱动能力满足电路速度要求，对电路参数和工艺制造参数不敏感，要求不高，且工作稳定，可靠性强。具有易于制作、功耗低、工作状态稳定、可靠性强的特点。
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Patent Agency Ranking
公开(公告)号：CN101390288A
公开(公告)日：2009-03-18
申请号：CN200780006500.4
申请日：2007-03-02
Applicant: 国际商业机器公司
CPC classification number: H03L7/0812 , H03K3/0322 , H03K5/133 , H03K2005/00032 , H03K2005/00052 , H03K2005/00208
Abstract: 调节电路(100)包括电流限制式压控电路，所述电流限制式压控电路配置以调节第一类型的信号差异。相位内插压控电路(M1-M8)配置以调节第二类型的信号差异。通过电流限制式方法执行粗略调谐控制，以在工艺和温度变化的情况下提供广泛的调谐范围，同时使用相位内插方法来实现线性调谐曲线和低抖动。调节电路(100)适用于在DLL或者PLL中使用。
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公开(公告)号：CN1906832A
公开(公告)日：2007-01-31
申请号：CN01822122.X
申请日：2001-11-20
Applicant: 睦塞德技术公司
Inventor： 保罗·W·迪莫内
Abstract: 本发明揭示了基于供低压动态随机存取存储器(DRAM)使用的电源的电荷泵，包括电荷泵和非重叠时钟信号发生器。电荷泵包括并联耦合的两个泵级联。每个泵级联包括多个串联在供电电压和输出节点之间的泵级。在系统时钟信号的相反相位对每个级联的相邻级定时。电荷泵在系统时钟信号的上升沿和下降沿驱动输出节点。非重叠时钟信号发生器包括由锁存器的输出产生的均衡脉冲控制的电荷共享晶体管，锁存器在系统时钟相位之间的非重叠周期内通过电荷共享来均衡非重叠输出时钟信号。非重叠时钟信号发生器还包括含有保证非重叠周期均衡的传输门。
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公开(公告)号：CN1550065A
公开(公告)日：2004-11-24
申请号：CN02816952.2
申请日：2002-08-08
Applicant: 因芬尼昂技术股份公司
Inventor： G·梅彻尔
CPC classification number: H03K5/1504 , H03K5/1515
Abstract: 本发明系关于一种产生非重叠时脉相位的电路装置，其具第一电路单元(SE1)以合并两输入信号以形成输出信号及第二电路单元(SE2)以合并两输入信号以形成输出信号，第一及第二电路单元(SE1、SE2)的个别第一输入(E1.1、E2.1)被提供用于共同时脉信号(clk)的施用，及第一多任务器单元(ME1)，第一输入(E3.1)被连接至第一电路单元(SE1)的输出(A1.1)，第二输入(E3.2)被连接至第二电路单元(SE2)的输出(A2.1)及多任务器单元的输出(A3.1)皆被连接至该第一及第二电路单元(SE1、SE2)的第二输入(E1.2、E2.2)及提供第三输入(E3.3)以在第一多任务器单元(ME1)的输入间切换以施用时脉信号，许多非重叠时脉相位由该第一及第二电路单元(SE1、SE2)及该第一多任务器单元(ME1)的输出信号提供。
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公开(公告)号：CN115735334A
公开(公告)日：2023-03-03
申请号：CN202180046223.X
申请日：2021-05-17
Applicant: AMS-欧司朗有限公司
IPC: H03K5/151
Abstract: 在一个实施例中，用于低电压差分信号LVDS的驱动器电路包括相位对准电路(20)和输出驱动器电路(30)，所述相位对准电路(20)包括被配置为接收输入信号(Vin)的输入端(21)、被配置为根据输入信号(Vin)提供内部信号(Vint)的第一输出端(22)，以及被配置为提供反相内部信号(VintN)的第二输出端(23)，所述反相内部信号(VintN)是内部信号(Vint)的反相信号，所述输出驱动器电路(30)耦合到所述相位对准电路(20)，所述输出驱动器电路(30)包括被配置为接收内部信号(Vint)的第一输入端(31)、被配置为接收反相内部信号(VintN)的第二输入端(32)、被配置为根据内部信号(Vint)提供输出信号(Vout)的第一输出端(33)以及被配置为提供反相输出信号(VoutN)的第二输出端(34)，所述反相输出信号(VoutN)是输出信号(Vout)的反相信号。其中，所述相位对准电路(20)被配置为提供相位与内部信号(Vint)的相位对准的反相内部信号(VintN)。
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公开(公告)号：CN107431480B
公开(公告)日：2020-11-17
申请号：CN201680018803.7
申请日：2016-02-04
Abstract: 本发明涉及一种用于控制H半桥的电子电路，所述H半桥包括相应不同类型的第一（7）和第二（8）MOSFET晶体管，其源极分别连到供电线（2）和连到电气接地（4），并且相应的漏极连到负载（1）。此外，所述控制电路包括：相应的不同类型的第一（9）和第二（10）双极晶体管，其集电极分别连到供电线（2）和电气接地（4），并且相应的基极连到所述MOSFET晶体管（7、8）的控制模块（16）；以及在所述MOSFET晶体管（7、8）的栅极之间相对于彼此并联装配的第一（18）和第二（19）分支，其连到第一双极晶体管（9）和第二双极晶体管（10）的相应的发射极，所述第一（18）分支包括第一二极管（181）和第一电阻（182），所述第二（19）分支包括第二二极管（191）和第二电阻（192）。
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