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公开(公告)号：CN118502717B
公开(公告)日：2024-11-29
申请号：CN202410971000.X
申请日：2024-07-19
Applicant: 深圳比特微电子科技有限公司
Abstract: 本公开涉及算术逻辑单元、处理器、计算芯片和计算设备。公开了一种算术逻辑单元，用于接收两个二进制整数，能够实现针对其中至少一者的两种或更多种运算，算术逻辑单元包括：加法器，用于接收第一输入、第二输入和进位输入，并且输出第一输入、第二输入和进位输入的和，进位输入为1或0；第一输入选择模块，包括至少一个输入端，和耦合到加法器的第一输入的输出端；第二输入选择模块，包括至少两个输入端，和耦合到加法器的第二输入的输出端；进位输入选择模块，包括至少一个输入端，和耦合到加法器的进位输入的输出端；输出选择模块，包括至少三个输入端，和耦合到算术逻辑单元的输出端的输出端，至少一个输入端耦合到加法器输出的和。
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公开(公告)号：CN101438239A
公开(公告)日：2009-05-20
申请号：CN200780005328.0
申请日：2007-01-17
Applicant: 爱特梅尔公司
CPC classification number: G06F7/505 , G06F7/49921 , G06F9/30014 , G06F9/30036 , G06F9/3885 , G06F17/142 , G06F2207/382
Abstract: 微处理器对从寄存器堆(19)的指定源寄存器(REGA、REGB)的指定顶部(_T)或底部(_B)半字位置获得的半字运算数并行执行紧缩半字加法和减法运算，且此类运算的和与差结果被紧缩到指定目的地寄存器(DST_REG)的各自顶部和底部半字位置中。所述微处理器包含具有加法器电路的算术逻辑单元(ALU 11)，所述加法器电路可选择性地分为独立的半字加法器(13、15)，所述半字加法器可独立选择(ADDSUB_CTL_T、ADDSUB_CTL_B)以对所述选定半字运算数(OP_B_T、OP_A_T、OP_B_B、OP_AB)执行加法运算或减法运算。所述ALU的所述半字加法器经由在所述顶部和底部半字位置中间进行选择的一组多路复用器(21－26)从源寄存器存取所述运算数。还可提供具有对所述和与差结果的等分及饱和修改的运算。
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公开(公告)号：CN1159647C
公开(公告)日：2004-07-28
申请号：CN00104959.3
申请日：2000-04-05
Applicant: 北京多思科技工业园股份有限公司
IPC: G06F7/42
Abstract: 本发明提供了一种加法器，该加法器摒弃了其他同步加法器的分组方式，提出了一种采用二分法原则进行分组的方法，以及在加法器的每个加法运算单元中以2位为一组进行基本加法运算。在增加求和与求进位的并行度方面，在分组后所形成的每个加法运算单元中的2位基本加法运算子单元内采用了和数预测技术，在产生的每个基本加法运算子单元之间的进位时采用了先行进位技术。在设计方法上，改变了传统的正向逻辑思维方式所形成的正逻辑电路设计方法，采用了反向逻辑的电路设计方法。
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公开(公告)号：CN1255673A
公开(公告)日：2000-06-07
申请号：CN99125830.4
申请日：1999-11-26
Applicant: 松下电器产业株式会社
Inventor： 高木良明
IPC: G06F7/42
CPC classification number: H04B1/667 , G10L19/0208
Abstract: 本发明提供一种音频信号编码装置,它包括:波段分割滤波器,用于将数字音频信号分割为M个波段的音频数据;量化电路,用于量化M个波段的音频数据;以及数据分组电路,用于对M个波段的音频数据进行分组以输出N个波段的音频数据,M和N为大于1的自然数并且M>N。
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公开(公告)号：CN1197952A
公开(公告)日：1998-11-04
申请号：CN98105995.3
申请日：1998-04-15
Applicant: 株式会社鹰山
CPC classification number: G06F7/49 , G06F2207/386
Abstract: 多值加法器包括,对多值输入的各位相加的并行加法单元、和将由该位的并行加法单元1－i输出的中间相加和Wi与一个低位数位的进位Ci－1相加的输出加法单元2－i。并行加法单元包括对各位的输入值进行相加的加法单元、将多值输出转换为数字数据的量化单元、将数字数据转换为“中间和”输出和进位输出的逻辑转换单元。上述单元由电压型电路构成。加权加法电路对电容耦合以并联方式连接可变的附加电容负荷,并根据电容耦合的负荷状况控制附加电容负荷。
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Patent Agency Ranking
公开(公告)号：CN115828043A
公开(公告)日：2023-03-21
申请号：CN202211680816.4
申请日：2022-12-27
Applicant: 重庆大学
Abstract: 一种基于流水线的阵列协方差矩阵估计方法，其实现步骤是：(1)针对均匀线阵，接收信号矢量为x(i)；(2)取i＝1，...，I，计算I个初始化矩阵U(i)；(3)对于i＝I+1时，采用四级流水线完成协方差矩阵估计，流水线工作流程为：①在i时刻，乘法器计算Y(i)；②在i+1时刻，乘法器计算Y(i+1)，加法器计算U(i)；③在i+2时刻，乘法器计算Y(i+2)，加法器计算U(i+1)，减法器计算ΔU(i)；④从i+3时刻开始的后续所有时刻，乘法器计算Y(i+3)，加法器计算U(i+2)，减法器计算ΔU(i+1)，除法器计算(4)把作为协方差矩阵估计值输出。本发明以流水线的方式估计协方差矩阵，极大提高了阵列信号处理的实时性。本发明可以应用于通信、雷达、测控等对阵列协方差矩阵估计有需求的领域。
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公开(公告)号：CN111367496B
公开(公告)日：2022-05-17
申请号：CN202010118929.X
申请日：2020-02-26
Applicant: 杭州涂鸦信息技术有限公司
Abstract: 本申请公开了一种自发电开关闪存快速存储与读取的方法，包括：在闪存中设置基本闪存区域，所述基本闪存区域包括8n个计数位置；当自发电开关闭合一次时，所述计数位置中的其中之一按照第一预设规则改变计数字符；当所述自发电开关闭合多次时，所述计数位置中的其中之一按照第二预设规则改变计数字符；获取改变之后的基本闪存区域信息；根据所述基本闪存区域信息、第一规则和/第二规则读取所述自发电开关闭合次数；所述n为字节数。本申请提供了一种闪存的快速存储与读取策略。具体为开辟出一块闪存区域，每次修改1bit写入，读取时通过一定策略快速读出已经修改过的bit数，从而得到一个可记忆的、累加的数值供自发电设备使用。
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公开(公告)号：CN109792246A
公开(公告)日：2019-05-21
申请号：CN201780059761.6
申请日：2017-08-29
Applicant: 阿尔特拉公司
Inventor： M.朗哈默
IPC: H03K19/177 , G06F7/42 , G06F7/44
CPC classification number: G06F7/483 , G06F7/4812 , G06F7/5443 , G06F17/142 , G06F2207/4812
Abstract: 提供了具有专用处理块的集成电路。专用处理块可以包括一个实数加法阶段和一个实数乘法器阶段。乘法器阶段可以同时将其输出馈送到加法阶段并且直接馈送到邻近的专用处理块。加法阶段还可以并行产生和与差输出。四个这样的专用处理块的群可以被连接成链以实现基数-2快速傅立叶变换（FFT）蝶形。多个基数-2蝶形可以被堆叠以形成还要更高阶基数的蝶形。如果期望的话，专用处理块还可以用于实现复数乘法运算。可以将三个或四个专用处理块链接在一起，并且与专用处理块之外的一个或多个加法器一道，能生成复数乘积的实和虚部。
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公开(公告)号：CN1619482A
公开(公告)日：2005-05-25
申请号：CN200310116470.6
申请日：2003-11-21
Applicant: 中国科学院微电子中心
Abstract: 本发明是一种16位三输入高速算术逻辑运算单元的电路实现结构，该电路结构不仅拥有传统双输入算术逻辑运算单元(ALU)的全部功能，而且还可以同时进行三个操作数的连加、加减、连减的算术运算，包括最多带两个进位位或两个借位位的算术运算。本发明设计了新型的逻辑结构，以满足对三个操作数进行压缩，达到三操作数运算仅使用一个加法器或减法器单元的目的，从而大大加快运算速度。随着数字信号处理硬件电路的越来越广泛应用于信息处理领域、通讯领域等各个方面，本发明一种16位三输入高速算术逻辑运算单元的电路结构，可广泛应用于各种通用和专用高性能中央控制器和数字信号处理器集成电路之中。
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