半导体装置
    2.
    发明授权

    公开(公告)号:CN103684462B

    公开(公告)日:2018-03-20

    申请号:CN201310439849.4

    申请日:2013-09-25

    发明人: 増田隆哉

    IPC分类号: H03M1/12 H03M1/54 H03K19/0175

    CPC分类号: H03M1/1245 H03M1/06 H03M1/12

    摘要: 本发明涉及半导体装置。本发明可靠地实现了控制以使得在对参考电压进行AD转换时,参考电压产生电路中的低电压晶体管不被采样保持电路中保持的电压破坏。在半导体装置中,当收到检测参考电压值的指令时,控制内部AD转换器的输入信号的切换的切换控制单元自动地将采样保持电路的输入节点与接地节点暂时地耦接,并且其后,将采样保持电路的输入节点与参考电压产生电路的输出节点耦接。

    具有电阻梯的数/模转换器

    公开(公告)号:CN104335490B

    公开(公告)日:2017-09-19

    申请号:CN201380027255.0

    申请日:2013-05-23

    IPC分类号: H03M1/76 H03M1/06 H03M1/68

    摘要: 一种数/模转换器DAC具有:MSB电阻梯,其具有多个串联连接电阻器,其中所述MSB电阻梯耦合于第一参考电位与第二参考电位之间;LSB电阻梯,其具有多个串联连接电阻器;和多个切换单元,其用于将所述MSB电阻梯的所述串联连接电阻器中的一者与所述LSB电阻梯连接,其中每一切换单元具有用于将关联MSB电阻器的第一端子与所述LSB电阻梯的第一端子连接的第一开关和用于将所述关联MSB电阻器的第二端子与所述LSB电阻梯的第二端子连接的第二开关,且其中每一开关经配置以在被接通时形成所述LSB电阻梯的所述电阻器的类似值的电阻器。

    具有早期中断能力的模/数转换器

    公开(公告)号:CN104081668B

    公开(公告)日:2017-06-09

    申请号:CN201280068089.4

    申请日:2012-11-30

    摘要: 一种早期中断特征使得能够在待用于处理器PID计算中的模/数转换完成之前产生中断。即使模/数转换仍在进行中,PID应用程序软件也可使用早期中断时间来开始执行中断服务例程ISR。早期中断可通过使ADC转换的完成与同中断请求相关联的处理器额外负担重叠而改善PID控制环路的总处理能力及响应时间。可选择各自具有与ADC的管线级实质上相同的延迟时间的多个管线寄存器来提供可用于产生早期中断的延迟时间,其中ADC转换与同所述ADC转换相关的中断的处理之间的延时时间可借此被缩短。

    集成电路装置和动态修改数模转换器模块内至少一个特性的方法

    公开(公告)号:CN103688466B

    公开(公告)日:2016-10-19

    申请号:CN201180072409.9

    申请日:2011-07-20

    IPC分类号: H03M1/06

    摘要: 集成电路装置(100)包括至少一个数模转换器(DAC)模块(110)。所述至少一个DAC模块(110)包括至少一个电流复制器组件(140),所述至少一个电流复制器组件(140)包括第一沟道端子(142)、第二沟道端子(144)和被布置成接收参考电压信号(135)的参考电压端子(146);所述至少一个电流复制器组件(140)被布置成至少部分地基于所接收的参考电压信号(135)节制在所述第一沟道端子和第二沟道端子(142、144)之间流动的电流(152、154、156)。所述DAC模块(110)还包括在操作中耦合于所述至少一个电流复制器组件(140)的所述参考电压端子(146)并且被布置成执行所述参考电压信号(135)的滤波的至少一个滤波器组件(160、460)。所述DAC模块(110)还包括至少一个滤波器控制模块(210、410)。所述至少一个滤波器控制模块(210,410)被布置成检测所述至少一个DAC模块(110)的数字输入的至少一个比特信号(182、184、186)内的至少一个边沿,以及动态地修改所述至少一个滤波器组件(160、460)的至少一个特性。

    具有早期中断能力的模/数转换器

    公开(公告)号:CN104081668A

    公开(公告)日:2014-10-01

    申请号:CN201280068089.4

    申请日:2012-11-30

    摘要: 一种早期中断特征使得能够在待用于处理器PID计算中的模/数转换完成之前产生中断。即使模/数转换仍在进行中,PID应用程序软件也可使用早期中断时间来开始执行中断服务例程ISR。早期中断可通过使ADC转换的完成与同中断请求相关联的处理器额外负担重叠而改善PID控制环路的总处理能力及响应时间。可选择各自具有与ADC的管线级实质上相同的延迟时间的多个管线寄存器来提供可用于产生早期中断的延迟时间,其中ADC转换与同所述ADC转换相关的中断的处理之间的延时时间可借此被缩短。

    数模转换器中的时钟信号误差校正

    公开(公告)号:CN104052479A

    公开(公告)日:2014-09-17

    申请号:CN201410099136.2

    申请日:2014-03-17

    IPC分类号: H03M1/10 H03M1/66

    摘要: 本发明涉及数模转换器中的时钟信号误差校正。在一个实施例中,本文公开一种数模转换器(DAC),所述数模转换器包括用于时钟的校正电路,所述时钟包括差分时钟。误差校正可借助于复制品单元来在DAC核心内发生,所述复制品单元大致上与转换单元类似。所述复制品单元可被配置来将反馈信号提供至时钟接收器,所述反馈信号具有用于校正时钟信号的信息,而不是将所述复制品单元的输出作用于所转换的信号。所述反馈信号可操作以校正如在所述DAC核心处所测量的例如工作循环和交叉点中的误差。

    串DAC泄漏电流消除
    10.
    发明公开

    公开(公告)号:CN103873057A

    公开(公告)日:2014-06-18

    申请号:CN201310682959.3

    申请日:2013-12-13

    发明人: D·A·登普西

    IPC分类号: H03M1/06 H03M1/68

    摘要: 本发明的实施方案可以提供一种具有泄漏电流消除的多DAC。可以将泄漏消除电路耦合到多串DAC的输出节点。该泄漏消除电路可以复制耦合的输出节点处存在的泄漏电流,并生成对应的互补信号:泄漏消除信号。可以将泄漏消除信号注入到耦合的输出节点中以消除(或降低)泄漏电流的净影响。