公开(公告)号：CN104660222A

公开(公告)日：2015-05-27

申请号：CN201510100786.9

申请日：2015-03-06

申请人： 东南大学

发明人： 吴建辉 ,  张文通 ,  程超 ,  陈超 ,  黄成 ,  李红

IPC分类号： H03K3/356 ,  H03K23/70

CPC分类号： H03K3/356121 ,  H03K23/70

摘要： 本发明公开了一种新型电流切换式的D触发器及五分频电路，本发明提供的新型电流切换式的D触发器在数据输入信号D与时钟信号CLK之间加入了一级电流切换控制开关S，与时钟信号CLK一同选择D触发器的采样或保持功能；本发明提供的五分频电路由五个D触发器级联构成，其中控制开关S正确地连接前级D触发器的正向或者反向输出，从而有序控制各级D触发器的切换模式，最后通过电平转换电路将CML电平转换为CMOS电平，得到最终的分频输出。本发明电路结构简单，输出分频信号抖动小，具有较宽的分频范围和50％的输出占空比。

公开(公告)号：CN107968646A

公开(公告)日：2018-04-27

申请号：CN201710960316.9

申请日：2017-10-16

申请人： 意法半导体国际有限公司

发明人： N·古普塔 ,  J·N·蒂瓦里

IPC分类号： H03K23/00

CPC分类号： H03L7/1974 ,  H03K19/20 ,  H03K21/00 ,  H03K21/10 ,  H03K23/00 ,  H03K23/667 ,  H03K23/68 ,  H03K23/70

摘要： 根据实施例，一种电路包括输入时钟端子、输出时钟端子、第一输入数据端子和具有特定端子数的输入数据端子集合。二分频块耦合到输出时钟端子。模块化的单触发时钟分频器耦合在输入时钟端子与二分频块之间。模块化的单触发时钟分频器还耦合到输入数据端子集合。中间时钟生成块耦合在输入时钟端子与模块化的单触发时钟分频器之间。中间时钟生成块包括耦合在输入时钟端子与模块化的单触发时钟分频器之间的第一数字逻辑块。第一数字逻辑块还耦合到第一输入数据端子，并且时钟阻止块耦合在二分频块与第一数字逻辑块之间。