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公开(公告)号：CN102112966B
公开(公告)日：2015-07-01
申请号：CN200980129767.1
申请日：2009-07-29
申请人： 高通股份有限公司
发明人： 达朗·尤金·施特雷特 , 布莱恩·迈克尔·斯坦普尔
CPC分类号： G06F12/0897 , G06F9/3802 , G06F9/3865 , G06F9/3867 , G06F9/4812 , G06F12/0862
摘要： 本发明描述用于中断处理的技术。在处理器中的指令管线的一个或一个以上级中检测异常条件。响应于所述检测到的异常条件且在所述处理器响应于所述检测到的异常条件而接受中断之前，检查指令高速缓冲存储器看在中断处置器的起始地址处是否存在指令。当所述指令不存在于所述指令高速缓冲存储器中时，从所述指令高速缓冲存储器以上的存储装置预取中断向量表的起始地址处的指令，以将所述指令加载到所述指令高速缓冲存储器中，借此使得到所述处理器响应于所述检测到的异常条件而接受所述中断时所述指令在所述指令高速缓冲存储器中可用。
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公开(公告)号：CN102103483B
公开(公告)日：2014-09-10
申请号：CN201010603703.5
申请日：2010-12-22
申请人： 英特尔公司
发明人： C·J·休斯 , Y-K(Y·K·)·陈 , M·博姆 , J·W·布兰特 , M·J·巴克斯顿 , M·J·查尼 , S·陈努帕蒂 , J·科巴尔 , M·G·狄克逊 , M·B·吉尔卡尔 , J·C·霍尔 , H·(S)·井户 , P·拉赫纳 , G·奈格 , C·J·纽伯恩 , R·S·帕塔萨拉蒂 , B·L·托尔 , R·瓦伦丁 , J·G·维德迈尔
IPC分类号： G06F9/30
CPC分类号： G06F9/30018 , G06F9/30032 , G06F9/30036 , G06F9/30043 , G06F9/30109 , G06F9/3865
摘要： 根据第一方面，可以通过以下步骤来实现高效的数据传输操作：由处理器设备解码指定在第一存储单元和第二存储单元之间的多个数据元素的传输操作的单个指令；发出所述单个指令以由所述处理器中的执行单元来执行；在所述单个指令的执行期间检测异常的发生；并且响应于所述异常，在传送所述异常之前将未决的陷阱或中断传送到异常处理器。
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公开(公告)号：CN103809935A
公开(公告)日：2014-05-21
申请号：CN201310532476.5
申请日：2013-10-30
申请人： 辉达公司
发明人： 布鲁斯·霍尔默 , 吉列尔莫·J·罗扎斯 , 亚历山大·克莱贝尔 , 詹姆斯·范·策恩 , 保罗·塞维斯 , 布拉德·霍伊特 , 斯里达兰·罗摩克里希纳 , 亨斯·凡德斯库特 , 罗斯·泽格尔肯 , 达雷尔·D·博格斯 , 马格努斯·埃克曼
IPC分类号： G06F9/38
CPC分类号： G06F11/0793 , G06F9/3842 , G06F9/3865 , G06F11/004 , G06F11/0721 , G06F11/0763
摘要： 公开了在超前运行期间管理潜在无效结果。提供了与在超前运行期间管理由微处理器所生成/获得的潜在无效结果的实施例。在一个示例中，用于操作微处理器的方法包括根据对超前运行事件的检测，使微处理器进入超前运行。示范性方法还包括，在超前运行期间，基于与存储位置相关联的架构毒物位的值确定与引用存储位置的指令相关联的操作将产生潜在无效结果，以及作为响应实施不同操作。
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公开(公告)号：CN103268218A
公开(公告)日：2013-08-28
申请号：CN201310187146.7
申请日：2009-02-12
申请人： 瑞萨电子株式会社
发明人： 荒川文男
IPC分类号： G06F9/30
CPC分类号： G06F9/30185 , G06F9/3001 , G06F9/30029 , G06F9/30058 , G06F9/30094 , G06F9/3016 , G06F9/30181 , G06F9/3865
摘要： 本发明提供一种数据处理器。在标志生成指令数量较多的情况下，通过增加1条指令生成的标志数量，而使标志生成指令数量的减少超过标志使用指令数量的增加，由此实现指令数量的削减，根据以上观点，定义生成与操作数的数据尺寸对应的多个标志的指令。例如，在缩小指令集计算机型的数据处理器中，在指令集中添加可对多个数据尺寸的操作数进行运算处理的、不拘泥于如下操作数的数据尺寸而生成与各个数据尺寸对应的标志(newU、newT)的指令，其中，该如下操作数为对较大数据尺寸的操作数的低位一侧进行与对较小数据尺寸的操作数的运算处理相等的处理而被进行运算处理的操作数。
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公开(公告)号：CN101493762B
公开(公告)日：2013-05-22
申请号：CN200910006111.2
申请日：2009-01-23
申请人： ARM有限公司
IPC分类号： G06F9/38
CPC分类号： G06F9/30174 , G06F9/30145 , G06F9/30167 , G06F9/3802 , G06F9/3814 , G06F9/382 , G06F9/3853 , G06F9/3865
摘要： 本发明涉及多指令集的指令预解码。提供了一种数据处理设备，其具有用来生成预解码的指令的预解码电路10，预解码的指令被存储在指令高速缓存20中。来自指令高速缓存20的预解码的指令被解码电路45，50，46读取，并用来形成控制与预解码的指令对应的处理操作的控制信号。最初取出的程序指令可以属于多个指令集中的各个指令集。来自一个指令集的指令被预解码电路10预解码成预解码的指令，预解码的指令具有共享格式以表示与从另一个指令集中取得的相应指令共享的功能性。通过这种方式，解码电路的共享部分可以关于来自这两个不同指令集中的指令的共享功能性生成控制信号。
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公开(公告)号：CN101689150B
公开(公告)日：2011-11-30
申请号：CN200780053358.9
申请日：2007-06-20
申请人： 富士通株式会社
发明人： 菅竜二
IPC分类号： G06F12/16
CPC分类号： G06F11/1064 , G06F9/30105 , G06F9/30127 , G06F9/30138 , G06F9/3865 , G06F11/2215 , G06F11/2236
摘要： 一种信息处理装置及控制方法，处理装置具有：第1寄存器文件；第2寄存器文件，其保存第1寄存器文件所保存的数据的一部分；运算单元，其使用从第2寄存器文件读出的数据进行运算，并把运算结果作为输出数据进行输出；和指示单元，其发出写入指示及第1和第2发生指示，该写入指示用于指示向第1和第2寄存器文件双方写入输出数据及其错误检测码，该第1和第2发生指示用于指示第1和第2寄存器文件各自的伪故障生成。处理装置还具有：第1控制单元，其在接收到写入指示和第1发生指示时，发出第1生成指示；第1生成单元，其在接收到第1生成指示时，根据输出数据和错误检测码生成第1伪故障数据，并输出给第1寄存器文件；以及同样的第2控制单元和第2生成单元。
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公开(公告)号：CN101515229A
公开(公告)日：2009-08-26
申请号：CN200910005794.X
申请日：2009-02-12
申请人： 株式会社瑞萨科技
发明人： 荒川文男
IPC分类号： G06F9/30
CPC分类号： G06F9/30185 , G06F9/3001 , G06F9/30029 , G06F9/30058 , G06F9/30094 , G06F9/3016 , G06F9/30181 , G06F9/3865
摘要： 本发明提供一种数据处理器。在标志生成指令数量较多的情况下，通过增加1条指令生成的标志数量，而使标志生成指令数量的减少超过标志使用指令数量的增加，由此实现指令数量的削减，根据以上观点，定义生成与操作数的数据尺寸对应的多个标志的指令。例如，在缩小指令集计算机型的数据处理器中，在指令集中添加可对多个数据尺寸的操作数进行运算处理的、不拘泥于如下操作数的数据尺寸而生成与各个数据尺寸对应的标志(newU、newT)的指令，其中，该如下操作数为对较大数据尺寸的操作数的低位一侧进行与对较小数据尺寸的操作数的运算处理相等的处理而被进行运算处理的操作数。
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公开(公告)号：CN101493762A
公开(公告)日：2009-07-29
申请号：CN200910006111.2
申请日：2009-01-23
申请人： ARM有限公司
IPC分类号： G06F9/38
CPC分类号： G06F9/30174 , G06F9/30145 , G06F9/30167 , G06F9/3802 , G06F9/3814 , G06F9/382 , G06F9/3853 , G06F9/3865
摘要： 本发明涉及多指令集的指令预解码。提供了一种数据处理设备，其具有用来生成预解码的指令的预解码电路10，预解码的指令被存储在指令高速缓存20中。来自指令高速缓存20的预解码的指令被解码电路45，50，46读取，并用来形成控制与预解码的指令对应的处理操作的控制信号。最初取出的程序指令可以属于多个指令集中的各个指令集。来自一个指令集的指令被预解码电路10预解码成预解码的指令，预解码的指令具有共享格式以表示与从另一个指令集中取得的相应指令共享的功能性。通过这种方式，解码电路的共享部分可以关于来自这两个不同指令集中的指令的共享功能性生成控制信号。
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公开(公告)号：CN100416496C
公开(公告)日：2008-09-03
申请号：CN200510115117.5
申请日：2005-11-10
申请人： 威盛电子股份有限公司
IPC分类号： G06F9/38
CPC分类号： G06F11/3628 , G06F9/3865 , G06F9/3867 , G06F11/0721 , G06F11/0772 , G06F11/3648
摘要： 本发明是有关于一种用来更新在一管路处理器中的一指令错误状态寄存器(FSR)的系统与方法。其中，指令FSR是为在一管路架构中，用来储存从指令被撷取到执行期间所产生错误的理由。因不同理由所发生的连续错误会导致FSR的覆写，因此造成指令执行时的无效异常中断码。本发明所提供的更新指令FSR的方法与系统，可将异常中断码与指令一起，沿着管路传送至会更新FSR的执行级电路。
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公开(公告)号：CN1758215A
公开(公告)日：2006-04-12
申请号：CN200510115117.5
申请日：2005-11-10
申请人： 威盛电子股份有限公司
IPC分类号： G06F9/38
CPC分类号： G06F11/3628 , G06F9/3865 , G06F9/3867 , G06F11/0721 , G06F11/0772 , G06F11/3648
摘要： 本发明是有关于一种用来更新在一管路处理器中的一指令错误状态暂存器(FSR)的系统与方法。其中，指令FSR是为在一管路架构中，用来储存从指令被撷取到执行期间所产生错误的理由。因不同理由所发生的连续错误会导致FSR的覆写，因此造成指令执行时的无效异常中断码。本发明所提供的更新指令FSR的方法与系统，可将异常中断码与指令一起，沿着管路传送至会更新FSR的执行级电路。
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