公开(公告)号：CN118900569A

公开(公告)日：2024-11-05

申请号：CN202310548599.1

申请日：2023-05-16

申请人： 旺宏电子股份有限公司

发明人： 沈冠源 ,  李冠儒 ,  邱家荣

IPC分类号： H10B43/27 ,  H10B43/35

摘要： 本公开提供了一种半导体元件及其制造方法。该半导体元件包括阶梯结构与外延部。所述阶梯结构位于介电基底上。所述阶梯结构包括彼此交替堆叠的多个导电层与多个绝缘层。所述外延部在所述阶梯结构的低阶部的末端。所述外延部与所述多个导电层具有不同的电阻值。

公开(公告)号：CN118843323A

公开(公告)日：2024-10-25

申请号：CN202310548310.6

申请日：2023-05-16

申请人： 旺宏电子股份有限公司

发明人： 赖二琨 ,  李峯旻

IPC分类号： H10B63/00 ,  H10B63/10 ,  H10B61/00

摘要： 本公开提供了一种存储器装置及其制造方法。存储器装置包含多个漏极柱状结构、多个源极柱状结构、多个存储结构、通道结构与栅极结构。多个存储结构分别围绕多个漏极柱状结构。通道结构被多个漏极柱状结构和多个源极柱状结构分开为多个弧形通道部件。栅极结构围绕多个漏极柱状结构、多个源极柱状结构和通道结构。

公开(公告)号：CN118829226A

公开(公告)日：2024-10-22

申请号：CN202310494416.2

申请日：2023-05-05

申请人： 旺宏电子股份有限公司

发明人： 黄珈择

IPC分类号： H10B43/35 ,  H10B43/27 ,  H10B41/35 ,  H10B41/27

摘要： 本公开提供了一种存储器元件，可以应用于三维AND闪存元件。存储器元件包括基底、第一堆叠结构、第二堆叠结构、通道结构、绝缘柱、通孔以及导电层。基底具有存储器阵列区与阶梯区。第一堆叠结构配置在存储器阵列区的基底上，其中第一堆叠结构包括交替堆叠的多个第一介电层和多个栅极。第二堆叠结构配置在阶梯区的基底上，其中第二堆叠结构包括交替堆叠的多个第二介电层和多个阶梯。通道结构贯穿存储器阵列区中的第一堆叠结构。绝缘柱贯穿所阶梯区中的第二堆叠结构。通孔贯穿阶梯区中的绝缘柱。导电层环绕绝缘柱的侧壁。

公开(公告)号：CN118824307A

公开(公告)日：2024-10-22

申请号：CN202310533720.3

申请日：2023-05-12

申请人： 旺宏电子股份有限公司

发明人： 林昱佑 ,  李峯旻

IPC分类号： G11C7/06 ,  G11C7/10

摘要： 本公开提供一种存储器内计算存储器装置与方法。存储器装置包括：多个运算存储单元，这些运算存储单元储存多个权重值；负载电容，耦接至这些运算存储单元；以及测量电路，耦接至负载电容。在进行运算时，多个输入电压分别输入至这些运算存储单元，这些输入电压有关于多个输入值，这些运算存储单元的多个有效阻抗值有关于这些输入电压与这些权重值。当读取电压施加至这些运算存储单元时，这些运算存储单元产生多个存储单元电流，这些存储单元电流形成多个存储串电流，这些存储串电流对负载电容充电。测量电路测量负载电容的电容电压，根据负载电容的电容电压、至少一延迟时间与既定电压的关系，决定这些输入值与这些权重值的运算结果。

公开(公告)号：CN112614844B

公开(公告)日：2024-10-15

申请号：CN201910986718.5

申请日：2019-10-17

申请人： 旺宏电子股份有限公司

发明人： 古绍泓 ,  程政宪 ,  蔡文哲

IPC分类号： H10B41/41 ,  H10B41/20 ,  H10B43/40 ,  H10B43/20 ,  H10B20/00

摘要： 本发明公开了一种存储器元件，该存储器元件包括一基板、一叠层结构、多个通道结构、多个存储层以及多个浅隔离结构。基板具有一上表面。叠层结构位于基板的上表面上，其中叠层结构包括交替堆叠于上表面上的多个绝缘层及多个导电层。通道结构穿过部分的叠层结构并电性连接于基板。各个存储层环绕所对应的各个通道结构。浅隔离结构由叠层结构的一顶面朝向基板的方向延伸，其中各个浅隔离结构包括一物质，此物质的介电常数小于3.9。

公开(公告)号：CN118712081A

公开(公告)日：2024-09-27

申请号：CN202310366252.5

申请日：2023-04-07

申请人： 旺宏电子股份有限公司

发明人： 杨添助 ,  杨金成

IPC分类号： H01L21/66 ,  H01L21/603

摘要： 本公开提供了一种晶圆接合的补偿方法，包括接合第一晶圆和一第二晶圆，该第一晶圆包括第一导电垫片和第二导电垫片；执行第一覆盖检查；确认第一覆盖检查的结果是否合乎第一预定标准；若第一覆盖检查的结果不合乎第一预定标准，执行第一补偿方法以形成补偿的第一晶圆和补偿的第二晶圆，其中补偿的第一晶圆的第一导电垫片的位置不同于第一晶圆的第一导电垫片的位置，且补偿的第一晶圆的第二导电垫片的位置不同于第一晶圆的第二导电垫片的位置。

公开(公告)号：CN118673972A

公开(公告)日：2024-09-20

申请号：CN202310313448.8

申请日：2023-03-28

申请人： 旺宏电子股份有限公司

发明人： 林昱佑 ,  李峯旻

IPC分类号： G06N3/063 ,  G06N3/0464 ,  G06N3/08

摘要： 本公开提供一种神经网络计算方法与神经网络计算装置，该神经网络计算方法包括以下步骤：决定至少一个选取层；决定多个前层；这些前层在选取层之前；从选取层的多个选取元素中选择一选择元素；定义相关于选择元素的一前层计算数据集；前层计算数据集由这些前层的多个前层元素的一部分所组成；根据前层计算数据集，计算选择元素。

公开(公告)号：CN112447235B

公开(公告)日：2024-09-06

申请号：CN202010047445.0

申请日：2020-01-16

申请人： 旺宏电子股份有限公司

发明人： 陈重光 ,  陈汉松

IPC分类号： G11C16/10 ,  G11C16/24 ,  G11C16/34 ,  G11C7/12 ,  G11C7/18 ,  G11C5/14

摘要： 本发明公开了一种存储器装置及其感测方法，存储器装置包括存储单元阵列(memory cell array)、多个感测放大器(sense amplifier)以及用于控制多个感测放大器的存储器控制器。存储单元阵列包括多个位线(bit line)，其中一位线耦接到多个存储单元。感测放大器耦接到位线，并提供感应电流(sensing current)，以存取(access)来自于与位线相对应的多个存储单元的一个或多个存储单元的数据。存储器控制器执行操作包括：在存储器存取周期的预充电阶段(pre‑charging stage)期间，将第一电压提供至特定(particular)感测放大器；以及在存储器存取周期的感测阶段期间，将第二电压提供至特定感测放大器，其中第二电压是低于第一电压的非零电压。

公开(公告)号：CN112185964B

公开(公告)日：2024-09-03

申请号：CN201910896376.8

申请日：2019-09-20

申请人： 旺宏电子股份有限公司

发明人： 叶腾豪 ,  胡志玮 ,  吕函庭

IPC分类号： H10B10/00 ,  H01L21/768 ,  H01L23/528

摘要： 本发明涉及一种包括存储器芯片的装置，所述存储器芯片具有存储器阵列、与存储器阵列的数据携带节点通信的位线以及与存储器阵列的某些栅极控制节点通信的字线。存储器芯片具有在各自存储器芯片内连线位置处形成于内连线表面上的接合垫。存储器阵列的每个位线及每个字线包括芯片的导电层中的各自着陆垫，且这些着陆垫经由重布线导体连接至一组存储器芯片接合垫中的每一个。用于位线的重布线导体具有正平均侧向信号行进距离，其小于用于字线的重布线导体的正平均侧向信号行进距离。

公开(公告)号：CN118536552A

公开(公告)日：2024-08-23

申请号：CN202310651110.3

申请日：2023-06-02

申请人： 旺宏电子股份有限公司

发明人： 郭奕廷 ,  龙翔澜

IPC分类号： G06N3/0464 ,  G06N3/048 ,  G06N3/063 ,  G06N3/08 ,  G11C16/10 ,  G11C16/26

摘要： 本公开提供了一种用于储存由类神经网络执行的推论操作期间计算节点值的权重数据的方法及其人工智能推论存储装置。其中，用于储存权重数据的方法包括以下步骤：接收类神经网络定义，其具有多层的类神经网络，各层具有多个节点；用于为此层中的多个网络节点的每个类神经网络节点计算类神经网络推论结果的一组权重被决定；为在一页面的存储器中的层决定的此组的权重可储存于高带宽非易失性存储器(NVM)中，以使得用于此层中的多个节点的每个类神经网络节点计算出类神经网络推论结果的任何权重，可一起被储存在此页面的存储器中以便一起被撷取(retrieval)，权重可被储存在跨越过多个存储器通道的不同阵列中。