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公开(公告)号：CN113519025A
公开(公告)日：2021-10-19
申请号：CN202080017983.3
申请日：2020-02-28
Applicant: 高通股份有限公司
IPC: G11C7/10 , G06F1/3237 , G06F1/3234
Abstract: 提出了用于改进数据时钟以降低功耗的方法和装置。该装置包括存储器，该存储器被配置为经由链路从主机接收数据时钟并且将数据时钟与主机同步。存储器包括时钟树缓冲器，该时钟树缓冲器被配置为基于数据时钟来进行触发以捕获写入数据或输出读取数据；以及命令解码器，该命令解码器被配置为在数据时钟在主机与存储器之间同步的同时，检测数据时钟暂停命令。时钟树缓冲器被配置为响应于命令解码器检测到数据时钟暂停命令，禁止基于数据时钟来进行触发。主机包括存储器控制器，该存储器控制器被配置为在数据时钟在主机与存储器之间被同步的同时，经由链路向存储器提供数据时钟暂停命令。
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公开(公告)号：CN118056195A
公开(公告)日：2024-05-17
申请号：CN202280067430.8
申请日：2022-10-03
Applicant: 高通股份有限公司
IPC: G06F13/16
Abstract: 各种实施方案包括用于减少基于伪信道的存储器系统中的时延的方法和设备。实施方案可包括：被配置为将多个伪信道中的一个伪信道选择性地通信连接到第一输入/输出(IO)的第一伪信道选择设备；以及被配置为将该多个伪信道中的一个伪信道选择性地通信连接到第二IO的第二伪信道选择设备，其中该第一伪信道选择设备和该第二伪信道选择设备可能够操作为将该多个伪信道中的第一伪信道并发地通信连接到该第一IO和该第二IO。实施方案可包括该基于伪信道的存储器系统，该基于伪信道的存储器系统被配置为接收以该第一伪信道为目标的存储器存取命令，并且使用第一伪信道数据总线和第二伪信道数据总线来实现该存储器存取命令。
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公开(公告)号：CN114616556A
公开(公告)日：2022-06-10
申请号：CN202080076307.3
申请日：2020-10-01
Applicant: 高通股份有限公司
IPC: G06F13/16 , G06F12/06 , G06F12/02 , G06F12/1018 , G06F12/0864
Abstract: 可以通过增加存储体组和存储体交错来提高SDRAM系统中的存储器利用率。存储体组交错和存储体交错可以通过存储器控制器生成其中存储体组地址位相较于物理存储器地址的MSB更靠近LSB被定位的物理存储器地址来增加。替代地，或者除了以这种方式定位存储体组地址位之外，还可以通过将物理存储器地址的存储体组地址位和存储体地址位与初始的物理存储器地址的行地址位进行散列处理来增加存储体组交错和存储体交错。存储列地址位也可以被包含在该散列处理中。
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公开(公告)号：CN117222989B
公开(公告)日：2025-02-18
申请号：CN202280028609.2
申请日：2022-03-14
Applicant: 高通股份有限公司
Inventor： A·阿蒂埃里 , R·K·古普塔 , S·帕拉查拉 , K·布勒 , L·R·摩尔 , C·斯皮塔勒 , S·辛格亥 , S·托祖尔 , G·图玛拉 , C·阿瓦纳 , S·金德 , S·M·哈森 , J-J·勒克莱 , L·芬奇
IPC: G06F12/121
Abstract: 数据高速缓存可以包括将与DRAM事务请求相关联的数据存储在以与DRAM存储库、存储库组和存储体组织相对应的方式而组织的数据存储结构中。可以通过在数据存储结构中进行选择来选择数据以传送到DRAM。
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公开(公告)号：CN118525334A
公开(公告)日：2024-08-20
申请号：CN202380016810.3
申请日：2023-01-13
Applicant: 高通股份有限公司
Inventor： P·德希穆克 , S·托祖尔 , V·巴拉昆塔拉姆·维斯维斯瓦拉 , J·徐 , S·帕拉查拉
IPC: G11C11/406 , G06F13/16
Abstract: 公开了一种具有自适应刷新命令的存储器系统。在一个方面，在通道内具有多个存储体的存储器系统或设备可以从应用处理器接收每存储体命令，该每存储体命令指示待刷新的第一存储体并且提供关于待刷新的第二存储体的附加信息。该应用处理器基于哪些存储体具有重业务与轻业务或没有业务来选择存储体进行刷新。在另一示例性方面，可以发送四存储体刷新命令，该四存储体刷新命令指示待刷新的第一存储体并且提供关于待刷新的第二存储体至第四存储体的附加信息。在另一示例性方面，可以发送八存储体刷新命令，该八存储体刷新命令指示待刷新的第一存储体并且提供关于待刷新的第二存储体至第八存储体的附加信息。这三个新的刷新命令允许刷新相邻或间隔的存储体。
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Patent Agency Ranking
公开(公告)号：CN114616556B
公开(公告)日：2024-07-09
申请号：CN202080076307.3
申请日：2020-10-01
Applicant: 高通股份有限公司
IPC: G06F13/16 , G06F12/06 , G06F12/02 , G06F12/1018 , G06F12/0864
Abstract: 可以通过增加存储体组和存储体交错来提高SDRAM系统中的存储器利用率。存储体组交错和存储体交错可以通过存储器控制器生成其中存储体组地址位相较于物理存储器地址的MSB更靠近LSB被定位的物理存储器地址来增加。替代地，或者除了以这种方式定位存储体组地址位之外，还可以通过将物理存储器地址的存储体组地址位和存储体地址位与初始的物理存储器地址的行地址位进行散列处理来增加存储体组交错和存储体交错。存储列地址位也可以被包含在该散列处理中。
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公开(公告)号：CN117222989A
公开(公告)日：2023-12-12
申请号：CN202280028609.2
申请日：2022-03-14
Applicant: 高通股份有限公司
Inventor： A·阿蒂埃里 , R·K·古普塔 , S·帕拉查拉 , K·布勒 , L·R·摩尔 , C·斯皮塔勒 , S·辛格亥 , S·托祖尔 , G·图玛拉 , C·阿瓦纳 , S·金德 , S·M·哈森 , J-J·勒克莱 , L·芬奇
IPC: G06F12/121
Abstract: 数据高速缓存可以包括将与DRAM事务请求相关联的数据存储在以与DRAM存储库、存储库组和存储体组织相对应的方式而组织的数据存储结构中。可以通过在数据存储结构中进行选择来选择数据以传送到DRAM。
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公开(公告)号：CN119768780A
公开(公告)日：2025-04-04
申请号：CN202380062149.X
申请日：2023-07-19
Applicant: 高通股份有限公司
IPC: G06F13/16 , G11C5/04 , G11C11/406
Abstract: 各种实施方案包括用于在存储器系统中实现灵活排列的方法。实施方案可以包括：在存储器控制器处接收第一存储器存取命令和在逻辑排列中在其处实现该第一存储器存取命令的第一地址；由该存储器控制器生成第一信号，该第一信号被配置为向该逻辑排列的第一存储器设备指示经由第一部分通道实现该第一存储器存取命令；从该存储器控制器向该第一存储器设备传送该第一信号；由该存储器控制器生成第二信号，该第二信号被配置为向该逻辑排列的与该第一存储器设备不同的第二存储器设备指示经由第二部分通道实现该第一存储器存取命令；以及从该存储器控制器向该第二存储器设备传送该第二信号。
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