公开(公告)号：CN111200434A

公开(公告)日：2020-05-26

申请号：CN201811382759.5

申请日：2018-11-20

Applicant: 长鑫存储技术有限公司

Inventor： 牟文杰

IPC: H03L7/081 ,  G11C11/4076

Abstract: 本发明提供一种延时锁相环电路、同步时钟信号方法及半导体存储器。延时锁相环电路包括延时链、寄存器、译码器、控制单元、复制延时单元以及鉴相器；延时链用于对输入信号进行延迟；寄存器包括高频工作的时钟频率的设置编码；译码器用于读取设置编码，以得到预估时钟周期；控制单元连接于译码器和延时链之间，用于设置延时链的初始长度；复制延时单元连接延时链，用于产生复制延时信号；鉴相器连接复制延时单元和时钟信号，用于输出比较结果信号；控制单元连接鉴相器，用于沿初始长度继续调整接入延时链的长度。本发明通过读取寄存器内高频工作的时钟频率的设置编码，获取预估时钟周期，从而对延时链的长度进行快速调整，保证电路的可靠性和准确性。

公开(公告)号：CN111200433B

公开(公告)日：2025-01-10

申请号：CN201811381841.6

申请日：2018-11-20

Applicant: 长鑫存储技术有限公司

Inventor： 牟文杰

IPC: H03L7/081 ,  G11C11/4076

Abstract: 本发明提供一种延时锁相环电路、同步时钟信号方法及半导体存储器。延时锁相环电路包括延时链、第一寄存器、第一寄存器、逻辑处理单元、控制单元、复制延时单元以及鉴相器；延时链用于对输入信号进行延迟；逻辑处理单元用于读取第一寄存器和第二寄存器的设置编码，得到预估时钟周期；控制单元连接逻辑处理单元和延时链，用于设置延时链的初始长度；复制延时单元连接延时链，用于产生复制延时信号；鉴相器连接复制延时单元，用于输出比较结果信号；控制单元连接鉴相器，用于沿初始长度继续调整接入延时链的长度。本发明通过读取寄存器的设置编码，获取预估时钟周期，从而对延时链的长度进行快速调整，保证电路的可靠性和准确性。

公开(公告)号：CN111200435A

公开(公告)日：2020-05-26

申请号：CN201811383650.3

申请日：2018-11-20

Applicant: 长鑫存储技术有限公司

Inventor： 牟文杰

IPC: H03L7/081 ,  G11C11/4076

Abstract: 本发明提供一种延时锁相环电路、同步时钟信号方法及半导体存储器。延时锁相环电路包括延时链、寄存器、译码器、控制单元、复制延时单元以及鉴相器；延时链用于对输出信号进行延迟；寄存器包括低频工作的时钟频率的设置编码；译码器用于读取设置编码，以得到预估时钟周期；控制单元连接于译码器和延时链之间，用于设置延时链的初始长度；复制延时单元连接延时链，用于产生复制延时信号；鉴相器连接复制延时单元和时钟信号，用于输出比较结果信号；控制单元连接鉴相器，用于沿初始长度继续调整接入延时链的长度。本发明通过读取寄存器内低频工作的时钟频率的设置编码，获取预估时钟周期，从而对延时链的长度进行快速调整，保证电路的可靠性和准确性。

公开(公告)号：CN110113009A

公开(公告)日：2019-08-09

申请号：CN201810103531.1

申请日：2018-02-01

Applicant: 长鑫存储技术有限公司

Inventor： 牟文杰

IPC: H03B19/00

Abstract: 本发明涉及一种倍频电路及倍频器，其中，倍频电路包括至少两个第一级与非门，各第一级与非门均具有用于接收信号的第一输入端和第二输入端，第一级与非门对接收的信号进行与非逻辑运算，并通过第一输出端输出第一级逻辑运算结果；第二级与非门，第二级与非门具有至少两个第三输入端；各第一级与非门的第一输出端分别与第二级与非门的一个第三输入端连接，用于接收第一级与非门输出的第一级逻辑运算结果，经由第二级与非门对第三输入端接收的第一级逻辑运算结果进行倍频处理，并通过第二输出端输出倍频信号。倍频器包括上述倍频电路。本发明的倍频电路结构简单，在芯片上的占用面积小，并且信号传输质量高，传输延时小。

公开(公告)号：CN110113009B

公开(公告)日：2023-05-23

申请号：CN201810103531.1

申请日：2018-02-01

Applicant: 长鑫存储技术有限公司

Inventor： 牟文杰

IPC: H03B19/00

Abstract: 本发明涉及一种倍频电路及倍频器，其中，倍频电路包括至少两个第一级与非门，各第一级与非门均具有用于接收信号的第一输入端和第二输入端，第一级与非门对接收的信号进行与非逻辑运算，并通过第一输出端输出第一级逻辑运算结果；第二级与非门，第二级与非门具有至少两个第三输入端；各第一级与非门的第一输出端分别与第二级与非门的一个第三输入端连接，用于接收第一级与非门输出的第一级逻辑运算结果，经由第二级与非门对第三输入端接收的第一级逻辑运算结果进行倍频处理，并通过第二输出端输出倍频信号。倍频器包括上述倍频电路。本发明的倍频电路结构简单，在芯片上的占用面积小，并且信号传输质量高，传输延时小。

公开(公告)号：CN111123066A

公开(公告)日：2020-05-08

申请号：CN201811280386.0

申请日：2018-10-30

Applicant: 长鑫存储技术有限公司

Inventor： 牟文杰

IPC: G01R31/28 ,  H01L21/66

Abstract: 本公开涉及一种芯片测试电路、存储器以及晶圆，本公开实施例提供的芯片测试电路包括：测试信号接口，用于接收测试信号；第一静电防护电路，所述第一静电防护电路的一端与所述测试信号接口相连；信号选择电路，所述信号选择电路的第一输入端与所述第一静电防护电路的另一端相连，第二输入端用于接收工作信号，控制端用于接收与所述测试信号相关的特征信号，输出端用于向待测试芯片输出所述测试信号或者所述工作信号。本公开实施例所提供的芯片测试电路可以获得更加接近芯片正常工作状态的测试结果，提高了芯片测试结果的可靠性，进而也可以提高芯片生产加工中的良品率。

公开(公告)号：CN111200433A

公开(公告)日：2020-05-26

申请号：CN201811381841.6

申请日：2018-11-20

Applicant: 长鑫存储技术有限公司

Inventor： 牟文杰

IPC: H03L7/081 ,  G11C11/4076

Abstract: 本发明提供一种延时锁相环电路、同步时钟信号方法及半导体存储器。延时锁相环电路包括延时链、第一寄存器、第一寄存器、逻辑处理单元、控制单元、复制延时单元以及鉴相器；延时链用于对输入信号进行延迟；逻辑处理单元用于读取第一寄存器和第二寄存器的设置编码，得到预估时钟周期；控制单元连接逻辑处理单元和延时链，用于设置延时链的初始长度；复制延时单元连接延时链，用于产生复制延时信号；鉴相器连接复制延时单元，用于输出比较结果信号；控制单元连接鉴相器，用于沿初始长度继续调整接入延时链的长度。本发明通过读取寄存器的设置编码，获取预估时钟周期，从而对延时链的长度进行快速调整，保证电路的可靠性和准确性。

公开(公告)号：CN209088923U

公开(公告)日：2019-07-09

申请号：CN201821910862.8

申请日：2018-11-20

Applicant: 长鑫存储技术有限公司

Inventor： 牟文杰

IPC: H03L7/08 ,  G11C11/4076

Abstract: 本实用新型提供一种延时锁相环电路及半导体存储器。延时锁相环电路包括延时链、MR2模式寄存器、译码器、控制单元、复制延时单元及鉴相器；延时链用于对输入信号进行延迟；MR2模式寄存器包括高频工作的时钟频率的设置编码；译码器用于读取设置编码，得到预估时钟周期；控制单元连接译码器和延时链之间，用于设置延时链的初始长度；复制延时单元连接延时链，用于产生复制延时信号；鉴相器连接复制延时单元和时钟信号，用于输出比较结果信号；控制单元连接鉴相器，用于沿初始长度继续调整接入延时链的长度。本实用新型通过读取MR2模式寄存器内高频工作的时钟频率的设置编码，获取预估时钟周期，对延时链的长度进行快速调整，保证电路的可靠性和准确性。

公开(公告)号：CN209086391U

公开(公告)日：2019-07-09

申请号：CN201821777982.5

申请日：2018-10-30

Applicant: 长鑫存储技术有限公司

Inventor： 牟文杰

IPC: G01R31/28 ,  H01L21/66

Abstract: 本公开涉及一种芯片测试电路、存储器以及晶圆，本公开实施例提供的芯片测试电路包括：测试信号接口，用于接收测试信号；第一静电防护电路，所述第一静电防护电路的一端与所述测试信号接口相连；信号选择电路，所述信号选择电路的第一输入端与所述第一静电防护电路的另一端相连，第二输入端用于接收工作信号，控制端用于接收与所述测试信号相关的特征信号，输出端用于向待测试芯片输出所述测试信号或者所述工作信号。本公开实施例所提供的芯片测试电路可以获得更加接近芯片正常工作状态的测试结果，提高了芯片测试结果的可靠性，进而也可以提高芯片生产加工中的良品率。

公开(公告)号：CN209088924U

公开(公告)日：2019-07-09

申请号：CN201821911614.5

申请日：2018-11-20

Applicant: 长鑫存储技术有限公司

Inventor： 牟文杰

IPC: H03L7/16

Abstract: 本实用新型提供一种延时锁相环电路及半导体存储器。延时锁相环电路包括延时链、MR6模式寄存器、译码器、控制单元、复制延时单元及鉴相器；延时链用于对输出信号进行延迟；MR6模式寄存器包括低频工作的时钟频率的设置编码；译码器用于读取设置编码，得到预估时钟周期；控制单元连接译码器和延时链之间，用于设置延时链的初始长度；复制延时单元连接延时链，用于产生复制延时信号；鉴相器连接复制延时单元和时钟信号，用于输出比较结果信号；控制单元连接鉴相器，用于沿初始长度继续调整接入延时链的长度。本实用新型通过读取MR6模式寄存器内低频工作的时钟频率的设置编码，获取预估时钟周期，对延时链的长度进行快速调整，保证电路的可靠性和准确性。