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公开(公告)号：CN118860937A
公开(公告)日：2024-10-29
申请号：CN202411007279.6
申请日：2024-07-25
申请人： 西安微电子技术研究所
摘要： 本发明公开了一种PCIe系统中串行热插拔控制器的实现方法，分为三个过程，分别为：配置过程、板卡插入过程、板卡移除过程，包括串行热插拔寄存器模块、寄存器控制模块、解析转换模块、I2C控制器模块、信号分析模块、板卡插入模块、板卡拔出模块；配置过程由串行热插拔专用寄存器模块、寄存器控制模块、解析转换模块、I2C控制器模块和信号分析模块实现；板卡插入模块和板卡拔出模块分别实现PCIe板卡的插入和移除。本发明解决了热插拔控制器个数单一、实现困难、应用不灵活的问题，大大节约了板卡热插入和热拔出的时间。
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公开(公告)号：CN114979522B
公开(公告)日：2024-09-27
申请号：CN202210550325.1
申请日：2022-05-20
申请人： 西安微电子技术研究所
摘要： 本发明公开了一种自适应像素级高动态CMOS图像传感器及其实现方法，由像素阵列输出光电信号，将光电信号分别输入至列级ADC读出电路和像素级ADC电路；列级ADC读出电路中的比较器分别接收光电信号和斜坡信号，比较结果通过计数器传输至数据合成器；像素级ADC电路中的比较单元分别接收光电信号和参考信号，比较结果通过寄存器单元处理后，分别输送至控制单元和数据合成器，控制单元生成控制时长数据并将其反馈至像素阵列，数据合成器中产生最终结果输出。将像素级ADC电路的高实时性特点和列级ADC读出电路的高精度特点有机结合，由数据合成器输出最终结果，在光线快速变化时，实现高动态成像需求。
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公开(公告)号：CN118642996A
公开(公告)日：2024-09-13
申请号：CN202410691508.4
申请日：2024-05-30
申请人： 西安微电子技术研究所
摘要： 本发明公开了一种用于提高同步IO并行访问效率的加速结构和方法，包括寄存器REG1、寄存器REG2、多路选择器MUX和二分频器；内部高频时钟CLK2A经过二分频器产生输出外部的CLK时钟，CLK时钟将作为控制信号用于相移控制；状态机和访问时序产生的控制信号经由寄存器REG1产生，控制信号与寄存器REG2反馈回的延迟控制信号经过多路选择器MUX进入寄存器REG2，多路选择器MUX由CLK时钟的极性控制；访问时序包括普通模式和快速模式；普通模式时序规整适用于所有不同位宽的外设；快速模式通过预取的方式提高之后连续访问场景下的读效率；通过将片内互联总线的访问时序快速转换为外部同步IO时序，达到与片内总线访问相应的速度。
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公开(公告)号：CN118611629A
公开(公告)日：2024-09-06
申请号：CN202410691743.1
申请日：2024-05-30
申请人： 西安微电子技术研究所
摘要： 本发明公开了一种通用型PWM数字信号发生装置及控制方法，基于时基计数模块TB产生计数状态指示信号后，动作限定模块AQ基于指示信号生成两个通道的基础PWM波形，支持2路PWM输出，死区控制模块DB基于两个通道输出波形产生带死区的信号对，支持双沿对称操作，支持独立的上升下降沿死区延迟控制，斩波控制模块PC基于信号对输出斩波波形，支持高频载波信号的斩波功能。最后结合事件触发模块ET和数字比较模块DC，实现中断事务及PWM信号的统一管理。本发明提出的装置突出模块化和层次化，简单的波形可通过单一模块直接实现，复杂波形可通过对基础波形和标志信号进行合理的组合叠加来实现，能够解决现有技术存在的问题。
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公开(公告)号：CN118605947A
公开(公告)日：2024-09-06
申请号：CN202410754771.3
申请日：2024-06-12
申请人： 西安微电子技术研究所
摘要： 本发明公开了一种支持异常嵌套的RISC‑V处理器、容错系统和方法，基于RISC‑V处理器支持的嵌套层数N，N≥1，RISC‑V处理器内设置有嵌套层数指示寄存器mhier，嵌套层数指示寄存器mhier最大数值为N，最小值为0，嵌套层数指示寄存器mhier每位数值均配套设置有一套mcause、mepc、mstatus、mtval以及用户自定义与异常相关寄存器。能够支持处理器中异常的嵌套，嵌套次数可根据应用需求进行设计实现。
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公开(公告)号：CN118335722A
公开(公告)日：2024-07-12
申请号：CN202410369239.X
申请日：2024-03-28
申请人： 西安微电子技术研究所
IPC分类号： H01L23/552
摘要： 本发明公开了一种抗辐射加固Guard‑Gate锁存器电路结构，传输门S1连接Delay单元的一端，Delay单元的另一端作为Qd节点分别连接N型场效应晶体管Mn2的栅极和Mp2的栅极；Mn2的漏极和Mp2的漏极连接作为Qn节点连接三态门Sinv的输入，三态门Sinv的输出连接传输门S1和Delay单元形成Q节点；Mn2的源极分别连接Mn1的漏极和受控电流源Is2的一端，Mn1的源极和受控电流源Is2的另一端接地；Mp2的源极分别连接Mp1的漏极和受控电流源Is1的一端，Mp1的源极和受控电流源Is1的另一端连接电源vdd；Mn1的栅极和Mp1的栅极连接Q节点。可有效的提高GG‑Latch结构保持阶段的抗单粒子翻转能力。
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公开(公告)号：CN117973287A
公开(公告)日：2024-05-03
申请号：CN202410223039.3
申请日：2024-02-28
申请人： 西安微电子技术研究所
IPC分类号： G06F30/34
摘要： 本发明公开了一种面向安全实时应用MCU的中断控制系统和方法，包括处理器模块CPU、中断控制器模块IRQCTRL、中断集中管理模块IRQ_PREMANGE、系统总线模块SYSTEM_BUS和多个功能模块；当某个功能模块发生irq0中断时，功能模块输出irq0中断请求至中断集中管理模块，中断集中管理模块经过中断优先级判定及状态存储后输出中断请求int0或int1给中断控制器；当某个功能模块发生irq1中断时，irq1直接输出到中断控制器模块；中断控制器模块接收到int0/int1或irq1后，经过优先级判定及状态存储后，通过irqreq/irqack信号与处理器模块进行交互，控制处理器模块进入中断服务程序处理当前中断，处理器模块完成中断处理后，告知中断控制器模块并退出中断服务程序。
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公开(公告)号：CN117112961A
公开(公告)日：2023-11-24
申请号：CN202310946374.1
申请日：2023-07-28
申请人： 西安微电子技术研究所
IPC分类号： G06F17/10 , G06N3/0464 , G06N3/067
摘要： 本发明公开了一种光电混合计算系统及其应用方法，包括，数据输入配置模块，指示输入数据的维度、尺寸、数据来源和数据填充，计算配置模块，指示计算核中数据计算的类型和对应权重参数的存储地址，并进行数据的计算，模型参数配置模块，指示光学相位值、数据偏置、非线性激活、量化和反量化参数，数据输出模块，用于配置计算数据的输出方式和输出地址，通过模型参数配置模块有效区分光电混合计算芯片中的光域和电域功能，计算配置模块同时具有配置参数和计算的能力，对数据输入配置模块的数据再次进行配置和计算，通过数据输出模块进行输出，解决了光子计算和电子计算在指令集中融合困难，提高芯片的可编程性，通用性和易用性。
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公开(公告)号：CN114051107B
公开(公告)日：2023-09-22
申请号：CN202111264687.6
申请日：2021-10-28
申请人： 西安微电子技术研究所
IPC分类号： H04N25/76
摘要： 本发明提供一种CMOS图像传感器的双模式精细增益配置装置及方法，可变采样电容阵列输入侧连接采样信号，输出侧连接反馈运算阵列，实现多种倍数的增益补偿，配合可变反馈电容和恒定反馈电容，能够实现1以下倍数的增益补偿，解决了现有增益配置的步进粗和仅支持正向配置的缺陷，实现精细步进增益和正负增益双向调整，根据实际情况增加可变采样电容阵列中开关电容的数量进而能够实现更高倍数的增益补偿，提高了通用性和精度；本方法，满足高质量成像对光线微弱变化的增益校准需求，提出增益校准算法流程，根据图像输出实际灰度值，通过对比本发明中真值表，确定增益校准配置和校准方法，步骤简单，可快速选择需要得可变采样电容阵列，实现增益补偿。
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公开(公告)号：CN113946535B
公开(公告)日：2023-09-19
申请号：CN202111275681.9
申请日：2021-10-29
申请人： 西安微电子技术研究所
摘要： 本发明公开了一种总线的宏节拍和周期生成方法，本发明能够生成FlexRay总线中基础的时间uT、MT和时钟周期，并将rate修正值和offset修正值应用到周期长度的修正之中，为FlexRay总线数据的接收和发送提供了时间依据。本发明针对FlexRay总线中的主导冷启动节点和非主导冷启动节点，均可以生成总线的uT、MT和周期，增强了应用的广泛性；本发明针对单通道和双通道，均可以产生uT、MT和周期；本发明将周期分为奇数周期和偶数周期，将rate修正值应用于全周期中；将offset修正值应用于奇数周期中，有效解决了系统纠正值的应用问题。
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