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公开(公告)号：CN105047663A
公开(公告)日：2015-11-11
申请号：CN201510271608.2
申请日：2015-02-27
Applicant: 英飞凌科技股份有限公司
CPC classification number: H01L27/0255 , H01L27/0292 , H02H9/046 , H01L27/0248 , H01L27/15
Abstract: 说明一种具有ESD保护结构和光子源的集成电路。一种实施方式包括电路部分，它与第一连接端子和与第二连接端子连接并且可在第一连接端子和第二连接端子之间的电压差大于+10V和小于-10V的情况下运行。此外该集成电路包括ESD保护结构，其适合保护电路部分免遭在第一连接端子和第二连接端子(108)之间的静电放电，其中该ESD保护结构能够以第一和第二连接端子之间大于+10V和小于-10V的电压差运行而不点燃。ESD保护结构与光子源电气和光学耦合，使得在ESD脉冲负荷的情况下从光子源发射的光子可在ESD保护结构内被吸收并且借助通过被吸收的光子产生的电子空穴对可引起雪崩击穿。
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Patent Agency Ranking
公开(公告)号：CN106357242B
公开(公告)日：2019-08-09
申请号：CN201610556568.0
申请日：2016-07-14
Applicant: 英飞凌科技股份有限公司
CPC classification number: G01R31/2841 , G01R31/002
Abstract: 本发明的各实施方式总体上涉及用于生成用于对电子器件进行ESD应力测试的信号的装置和方法以及用于执行电子器件的ESD应力测试的系统。具体地，公开了一种用于生成用于对电子器件进行ESD应力测试的信号的装置和方法。在实施例中，该装置被配置成：接收包括源脉冲的源信号，延迟源脉冲以生成包括脉冲宽度在ESD时间范围内的测试脉冲的测试信号，并且生成包括脉冲宽度在ESD时间范围内的辅助脉冲的辅助信号。
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公开(公告)号：CN104425484A
公开(公告)日：2015-03-18
申请号：CN201410453701.0
申请日：2014-09-05
Applicant: 英飞凌科技股份有限公司
CPC classification number: H01L31/173 , H01L27/0255 , H01L27/0629 , H01L27/15 , H01L29/808 , H02H3/20
Abstract: 本发明涉及半导体部件以及触发雪崩击穿的方法。半导体部件包括配置以发射辐射的辅助半导体器件。半导体部件进一步包括半导体器件。在辅助半导体器件和半导体器件之间的电耦合和光耦合配置以，通过辅助半导体器件来触发辐射的发射，以及通过半导体器件中的对辐射的吸收来触发半导体器件中的雪崩击穿。半导体器件包括在第一导电类型的第一层与第二导电类型的掺杂半导体区之间的PN结，该第一层埋在半导体本体的表面下方，该掺杂半导体区之设置在该表面与第一层之间。
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公开(公告)号：CN105047663B
公开(公告)日：2019-01-25
申请号：CN201510271608.2
申请日：2015-02-27
Applicant: 英飞凌科技股份有限公司
Abstract: 说明一种具有ESD保护结构和光子源的集成电路。一种实施方式包括电路部分，它与第一连接端子和与第二连接端子连接并且可在第一连接端子和第二连接端子之间的电压差大于+10V和小于‑10V的情况下运行。此外该集成电路包括ESD保护结构，其适合保护电路部分免遭在第一连接端子和第二连接端子(108)之间的静电放电，其中该ESD保护结构能够以第一和第二连接端子之间大于+10V和小于‑10V的电压差运行而不点燃。ESD保护结构与光子源电气和光学耦合，使得在ESD脉冲负荷的情况下从光子源发射的光子可在ESD保护结构内被吸收并且借助通过被吸收的光子产生的电子空穴对可引起雪崩击穿。
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公开(公告)号：CN104425484B
公开(公告)日：2017-09-08
申请号：CN201410453701.0
申请日：2014-09-05
Applicant: 英飞凌科技股份有限公司
CPC classification number: H01L31/173 , H01L27/0255 , H01L27/0629 , H01L27/15 , H01L29/808 , H02H3/20
Abstract: 本发明涉及半导体部件以及触发雪崩击穿的方法。半导体部件包括配置以发射辐射的辅助半导体器件。半导体部件进一步包括半导体器件。在辅助半导体器件和半导体器件之间的电耦合和光耦合配置以，通过辅助半导体器件来触发辐射的发射，以及通过半导体器件中的对辐射的吸收来触发半导体器件中的雪崩击穿。半导体器件包括在第一导电类型的第一层与第二导电类型的掺杂半导体区之间的PN结，该第一层埋在半导体本体的表面下方，该掺杂半导体区之设置在该表面与第一层之间。
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公开(公告)号：CN106357242A
公开(公告)日：2017-01-25
申请号：CN201610556568.0
申请日：2016-07-14
Applicant: 英飞凌科技股份有限公司
CPC classification number: G01R31/2841 , G01R31/002 , H03K5/04 , H03K5/06
Abstract: 本发明的各实施方式总体上涉及用于生成用于对电子器件进行ESD应力测试的信号的装置和方法以及用于执行电子器件的ESD应力测试的系统。具体地，公开了一种用于生成用于对电子器件进行ESD应力测试的信号的装置和方法。在实施例中，该装置被配置成：接收包括源脉冲的源信号，延迟源脉冲以生成包括脉冲宽度在ESD时间范围内的测试脉冲的测试信号，并且生成包括脉冲宽度在ESD时间范围内的辅助脉冲的辅助信号。
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