-
公开(公告)号：CN112151669B
公开(公告)日：2024-04-09
申请号：CN201910565683.8
申请日：2019-06-27
申请人： 联华电子股份有限公司
摘要： 本发明公开一种存储器元件的制作方法，其包含：首先，提供一介电层，然后在该介电层中同时形成一接触窗以及一对准标记(alignment mark)凹槽，其中，该接触窗曝露一下层金属线，接下来在该介电层表面、该接触窗以及该对准标记凹槽内形成一导电层，对该导电层进行一平坦化步骤，并留下一残留物位于该对准标记凹槽内，后续对该介电层进行一氮气等离子体步骤(N2 plasma)，进行一清洗步骤，以移除该对准标记凹槽内的该残留物，以及形成一图案化的磁隧穿结(magnetic tunneling junction,MTJ)膜叠层于该接触窗上。
-
公开(公告)号：CN115706081A
公开(公告)日：2023-02-17
申请号：CN202110935534.3
申请日：2021-08-16
申请人： 联华电子股份有限公司
IPC分类号： H01L23/522 , H01L23/528 , H01L21/768 , H01L21/321
摘要： 本发明公开一种半导体结构及其制作方法，其中该半导体结构包括一第一介电层位于一基底上、一导电结构位于该第一介电层中，并且包括一端部，以及与该端部连接并且往远离该端部的方向延伸的一延伸部。一第二介电层位于该第一介电层上。一导电插塞，穿过该第二介电层并且与该导电结构的该延伸部直接接触。一虚设插塞，穿过该第二介电层并且与该导电结构的该端部直接接触。在剖面中，该虚设插塞的一宽度小于该导电插塞的一宽度的50％。
-
公开(公告)号：CN116133510A
公开(公告)日：2023-05-16
申请号：CN202111338561.9
申请日：2021-11-12
申请人： 联华电子股份有限公司
摘要： 本发明公开一种制作半导体元件的方法，其主要先形成一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一金属间介电层于该MTJ上，去除部分该第一金属间介电层以形成一受损层于MTJ正上方以及一凹槽暴露出受损层，对该受损层进行一紫外光固化制作工艺，之后再进行一平坦化制作工艺去除受损层及部分第一金属间介电层。
-
公开(公告)号：CN114792702A
公开(公告)日：2022-07-26
申请号：CN202110095432.5
申请日：2021-01-25
申请人： 联华电子股份有限公司
摘要： 本发明公开一种制作半导体元件的方法。首先提供一基底，该基底包含一MRAM区域以及一逻辑区域，然后形成一磁性隧穿结(magnetic tunnelingjunction,MTJ)于MRAM区域上，形成一上电极于MTJ上，再进行一可流动式化学气相沉积(flowable chemical vapor deposition,FCVD)制作工艺以形成一第一金属间介电层环绕上电极以及MTJ。
-
公开(公告)号：CN112151669A
公开(公告)日：2020-12-29
申请号：CN201910565683.8
申请日：2019-06-27
申请人： 联华电子股份有限公司
摘要： 本发明公开一种存储器元件的制作方法，其包含：首先，提供一介电层，然后在该介电层中同时形成一接触窗以及一对准标记(alignment mark)凹槽，其中，该接触窗曝露一下层金属线，接下来在该介电层表面、该接触窗以及该对准标记凹槽内形成一导电层，对该导电层进行一平坦化步骤，并留下一残留物位于该对准标记凹槽内，后续对该介电层进行一氮气等离子体步骤(N2 plasma)，进行一清洗步骤，以移除该对准标记凹槽内的该残留物，以及形成一图案化的磁隧穿结(magnetic tunneling junction,MTJ)膜叠层于该接触窗上。
-
-
-
-
搜索结果
5 条记录 (耗时 0.022 秒)
