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公开(公告)号：CN107451096B
公开(公告)日：2020-09-01
申请号：CN201710473138.7
申请日：2017-06-21
Applicant: 电信科学技术第五研究所有限公司
Abstract: 高吞吐率FFT/IFFT的FPGA信号处理方法，涉及FPGA技术。本发明包括下述步骤：1)读取低频信号的数据，2)将低频信号数据的内容顺次写入RAM的第一存储区及其他各存储区；3)在高频读时钟控制下，按照各存储区的写入顺序，以滑动窗的方式顺次读取各存储区中写入的数据内容，并顺次输出滑动窗中的数据内容，形成数据流；4)自数据流起始时刻，第N个FPGA经过(N‑1)个等待周期后进入数据处理阶段以读取数据流并进行FFT运算然后输出运算结果。本发明通过一个RAM将第速率数据转换为高数据速率，使得后续模块能在较高频率上工作，从而达到减少并行度的目的，最终降低了硬件消耗。本发明算法简单，易于工程实现。
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公开(公告)号：CN108989258B
公开(公告)日：2020-04-21
申请号：CN201810768157.7
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号的求模实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，用于实现两个15比特无符号整数x和y的乘积对24576求模，其特征在于，包括分别对x和y进行截位的截位器一和截位器二、S201模块、S202模块、S203模块、S204模块、S205模块、S206模块、S207模块、S208模块、S209模块、S210模块、加法器、减法器、判断器和选择器，截位器一和截位器二具有相同的结构，均包括10个子截位器。本发明通过层层截位，简化求模运算，进而简化信号生成过程中IDFT的计算，从而简化整个信号生成过程。
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公开(公告)号：CN108809883B
公开(公告)日：2020-04-17
申请号：CN201810768032.4
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号的DFT实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，包括ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，ROM1的输出端分别与相位一索引号计算模块和ROM3的输入端连接，加法器一的输入为相位一索引号计算模块和相位二索引号计算模块的输出，加法器一的输出端与求模模块的输入端连接，求模模块的输出端与ROM2的输入端连接，乘法器的输入为ROM2和ROM3的输出；ROM1、ROM2和ROM3分别用于存储1/umodNZC、和Xu(0)的值，相位一索引号计算模块和相位二索引号计算模块分别用于计算z(k)和序列的相位索引号。本发明充分利用ZC序列的特殊性，简化了信号生成过程中DFT的计算，进而简化整个信号生成过程。
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公开(公告)号：CN107222282B
公开(公告)日：2019-04-16
申请号：CN201710432842.8
申请日：2017-06-09
Applicant: 电信科学技术第五研究所有限公司
Abstract: 本发明涉及移动通信技术领域，公开了一种LTE系统PRACH信道中ZC序列的DFT算法。包括以下过程：向ROM1输入参数k，读取ROM1输出参数k′；向ROM2输入参数u，读取ROM2输出参数u′；k′和u′相加的值A再减去Nzc‑1获取参数B；将A和B输入到第一选择器，根据控制信号输出结果并输入到ROM3；读取ROM3的输出数据加上k得到值C，值C减去Nzc获取参数D；将C和D输入到第二选择器，根据控制信号获取第二选择器的输出结果；第二选择器的输出结果进行除2取整后的值E加上获取参数F，将E和F输入到第三选择器，同时第二选择器的输出结果进行mod2处理的结果G为控制信号，输出旋转因子指数p值；根据p值获取ZC序列的DFT算法结果。该方案p值求解过程储存量小，算法简单。
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公开(公告)号：CN116155562A
公开(公告)日：2023-05-23
申请号：CN202211711456.X
申请日：2022-12-29
Applicant: 电信科学技术第五研究所有限公司
Abstract: 本发明涉及一种基于SAS协议解析的服务器数据加密保护方法及装置，包括：SAS协议解析模块接收到SAS帧时判断是SSP帧还是STP帧，如果是SSP帧或者STP帧，则判断是否能找到对应的读写命令帧，如果能，则提取硬盘地址和逻辑块地址；如果不能，则判断是否能找到对应的读写数据帧，如果能，则取出数据净荷，再根据对应的读写命令帧提取的关键字段进行数据匹配，通过算法模块进行加解密，再重新计算CRC，最后再重新组帧发送出去。本发明采用全链路双冗余的高可靠性设计，有效避免了设备发生单点故障的情况；将硬盘SN号和硬盘LBA地址作为关键信息，对每个数据块单独进行加解密，为加密设备提供了更高的安全性。
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Patent Agency Ranking
公开(公告)号：CN108733617B
公开(公告)日：2020-09-18
申请号：CN201810467263.1
申请日：2018-09-20
Applicant: 电信科学技术第五研究所有限公司
IPC: G06F15/173
Abstract: 本发明提供了一种Fibre channel 64位并行加扰解扰器的FPGA实现方法。包括加扰实现方法及解扰实现方法。所述加扰实现方法是利用一个异或树和一个延迟单元实现64路并行的加扰。所述解扰实现方法是利用一个异或树和一个延迟单元实现64路并行的解扰。本发明提供了一种更高并行度的FPGA实现方案加扰实现方案：该方案采用一个异或树和一延迟单元实现64路并行的加扰。采用一个异或树和一延迟单元实现64路并行的解扰。本发明能更好的适应Fibre channel通信中高速率的要求。
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公开(公告)号：CN108881036B
公开(公告)日：2020-06-16
申请号：CN201810714916.1
申请日：2018-07-03
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L12/743 , H04L29/06
Abstract: 本发明公开了一种基于查表运算的网络通信快速匹配方法及设备，该方法包括：根据用户需求生成二维规则表，所述二维规则表的A轴表示规则条目数，B轴表示规则中每个字节的数值，且B轴的数值以字节为单位并按照字节的顺序依次排列；获取网络通信过程中需要进行匹配的数据；将所述需要进行匹配的数据与所述二维规则表进行匹配；根据所述匹配的结果判断是否命中规则。本发明可快速实现特定字段与用户设置的规则表进行匹配，从而提高相关设备在规则匹配时的效率。
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公开(公告)号：CN107222282A
公开(公告)日：2017-09-29
申请号：CN201710432842.8
申请日：2017-06-09
Applicant: 电信科学技术第五研究所
CPC classification number: H04J13/0062 , G06F17/141 , H04W74/0833
Abstract: 本发明涉及移动通信技术领域，公开了一种LTE系统PRACH信道中ZC序列的DFT算法。包括以下过程：向ROM1输入参数k，读取ROM1输出参数k′；向ROM2输入参数u，读取ROM2输出参数u′；k′和u′相加的值A再减去Nzc‑1获取参数B；将A和B输入到第一选择器，根据控制信号输出结果并输入到ROM3；读取ROM3的输出数据加上k得到值C，值C减去Nzc获取参数D；将C和D输入到第二选择器，根据控制信号获取第二选择器的输出结果；第二选择器的输出结果进行除2取整后的值E加上获取参数F，将E和F输入到第三选择器，同时第二选择器的输出结果进行mod2处理的结果G为控制信号，输出旋转因子指数p值；根据p值获取ZC序列的DFT算法结果。该方案p值求解过程储存量小，算法简单。
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公开(公告)号：CN105700990A
公开(公告)日：2016-06-22
申请号：CN201610032179.8
申请日：2016-01-18
Applicant: 电信科学技术第五研究所
IPC: G06F11/30
CPC classification number: G06F11/3003
Abstract: 以任务为对象的软硬件运行监控方法，涉及计算机技术。本发明包括下述步骤：A、创建一个任务；B、对任务配置硬件资源和软件资源，以配置的硬件资源和软件资源作为监测的目标单元；C、监测各目标单元的运行参数是否在预设范围内，若超出预设范围则告警。本发明扩充了软件运行监控对象的范围，使得任务与区域、服务器、软件之间构建了关联性，填补了以任务为监控管理对象的技术空白。
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公开(公告)号：CN108965191B
公开(公告)日：2020-04-21
申请号：CN201810768033.9
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号生成的实现结构及实现方法，该结构为FPGA结构，包括DFT实现结构和IDFT实现结构，DFT实现结构包括包括只读存储器ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，只读存储器ROM1、ROM2和ROM3的输入均为读地址；IDFT实现结构包括使能模块、只读存储器次ROM1和次ROM2、次相位一索引号计算模块、次相位二索引号计算模块、次乘法器一、IFFT运算模块和次乘法器二，使能模块包括计数器2和随机存储器RAM，RAM、次ROM1和次ROM2的输入均为读地址。本发明DFT计算时充分利用ZC序列的特殊性，IDFT计算时充分利用其输入信号存在大量零值的特点，简化信号生成过程中DFT和IDFT的计算，进而简化整个信号生成过程。
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