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公开(公告)号：CN108932966B
公开(公告)日：2023-10-17
申请号：CN201810430859.4
申请日：2018-05-08
Applicant: 瑞萨电子株式会社
Inventor： 广部厚纪
IPC: G11C29/52
Abstract: 本发明涉及半导体装置和数据处理系统，其提供了一种能够促进包括存储器装置和数据处理装置的半导体装置中的所述存储器装置中的数据的管理的技术。所述半导体装置包括第一外部端子、第二外部端子、数据处理装置和存储器装置。所述半导体装置还包括：第一总线，其耦合在所述数据处理装置与所述存储器装置之间；第二总线，其耦合在所述数据处理装置与所述第二外部端子之间；第三总线，其耦合到所述第一外部端子；以及控制电路，其耦合到所述第一总线和所述第三总线。所述控制电路具有使用所述第三总线对所述存储器装置的管理功能。
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公开(公告)号：CN104979336B
公开(公告)日：2019-04-05
申请号：CN201510161952.6
申请日：2015-04-07
Applicant: 瑞萨电子株式会社
IPC: H01L25/065 , G11C5/06
Abstract: 本发明涉及一种多层半导体器件。本发明的目的在于，以在不增加电流消耗或层叠芯片的面积的情况下使层叠芯片得到稳定的内部电源电压的方式，有效利用使用穿透电极的多层半导体器件的结构。在每个层叠核心芯片中布置的内部电源生成电路具有通常经由穿透层叠核心芯片的电极耦合的输出。这使得电荷在核心芯片中被共享，优化了作为整体的多层半导体器件的内部功耗，并抑制了内部电源电压的波动。
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公开(公告)号：CN102779101B
公开(公告)日：2016-11-02
申请号：CN201210147788.X
申请日：2012-05-10
Applicant: 瑞萨电子株式会社
Inventor： 广部厚纪
IPC: G06F13/16 , G11C11/4063
CPC classification number: G11C11/4093 , G11C7/10 , G11C7/1066 , G11C11/4076 , G11C2207/2272
Abstract: 提供一种半导体装置，具有维持数据效率并能够减少耗电的存储器阵列结构。具备多个能够写入及读出的存储器单元的存储器阵列由多个基本单位（11）构成，半导体装置具备相对于多个所述基本单位共用地设置且进行地址信号/控制信号的传送的第1总线、相对于多个所述基本单位共用地设置且进行写入数据和读出数据的传送的第2总线（RWBS），所述第1总线具备作为管线/寄存器发挥功能的至少一个第1缓冲电路（13A），所述第2总线具备作为管线/寄存器发挥功能的至少一个第2缓冲电路（13B），半导体装置具备：从所述第1总线的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将地址/控制信号依次送出的第1控制电路（6）；从所述第2总线上的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将数据信号依次送出的第2控制电路（7）。从所述第2总线向多个所述基本单位分别传送来的写入数据向多个所述基本单位分别写入，分别来自多个所述基本单位的读出数据经由所述第2总线，按照所述近端侧的基本单位到所述远端侧的基本单位的顺序，到达所述第2控制电路，在所述第2控制电路中，将所述到达的读出数据输出。
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Patent Agency Ranking
公开(公告)号：CN101178928B
公开(公告)日：2013-08-28
申请号：CN200710165894.X
申请日：2007-11-07
Applicant: 瑞萨电子株式会社
Inventor： 广部厚纪
IPC: G11C7/06 , G11C11/4091
Abstract: 本发明涉及一种半导体器件和存储器。本发明的半导体器件包括第一降压电路，用于生成低于外部提供的电源电压的第一下降电压；以及第二降压电路，用于生成低于所述第一下降电压的第二下降电压。所述第一降压电路的耐受电压不低于所述电源电压，并且所述第二降压电路的耐受电压不低于所述第一下降电压。
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公开(公告)号：CN101470454B
公开(公告)日：2013-02-27
申请号：CN200810183998.8
申请日：2008-12-29
Applicant: 瑞萨电子株式会社
Inventor： 广部厚纪
CPC classification number: G05F1/56 , G11C5/147 , G11C11/406 , G11C11/40615 , G11C11/4074 , G11C2207/2227
Abstract: 本发明涉及一种降压电路、半导体器件以及降压电路控制方法。一种降压电路，其连接在用于提供电源电压的电源节点和用于向目标电路提供功率的内部电源线之间，其用以降低电源电压，并且通过所述内部电源线向目标电路施加所述降低的电压。所述降压电路包括：比较电路，其将参考电压与内部电源线的电压相比较；以及，驱动器，其按照所述比较电路的比较结果来调整在所述内部电源线和所述电源节点之间流动的电流。控制所述驱动器的有效电平，以使得与目标电路的激活操作同步地在预定的上升时段内上升，并且在所述升高时段后到来的预定下降时段内下降。
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公开(公告)号：CN102779101A
公开(公告)日：2012-11-14
申请号：CN201210147788.X
申请日：2012-05-10
Applicant: 瑞萨电子株式会社
Inventor： 广部厚纪
IPC: G06F13/16 , G11C11/4063
CPC classification number: G11C11/4093 , G11C7/10 , G11C7/1066 , G11C11/4076 , G11C2207/2272
Abstract: 提供一种半导体装置，具有维持数据效率并能够减少耗电的存储器阵列结构。具备多个能够写入及读出的存储器单元的存储器阵列由多个基本单位（11）构成，半导体装置具备相对于多个所述基本单位共用地设置且进行地址信号/控制信号的传送的第1总线、相对于多个所述基本单位共用地设置且进行写入数据和读出数据的传送的第2总线（RWBS），所述第1总线具备作为管线/寄存器发挥功能的至少一个第1缓冲电路（13A），所述第2总线具备作为管线/寄存器发挥功能的至少一个第2缓冲电路（13B），半导体装置具备：从所述第1总线的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将地址/控制信号依次送出的第1控制电路（6）；从所述第2总线上的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将数据信号依次送出的第2控制电路（7）。从所述第2总线向多个所述基本单位分别传送来的写入数据向多个所述基本单位分别写入，分别来自多个所述基本单位的读出数据经由所述第2总线，按照所述近端侧的基本单位到所述远端侧的基本单位的顺序，到达所述第2控制电路，在所述第2控制电路中，将所述到达的读出数据输出。
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公开(公告)号：CN108932966A
公开(公告)日：2018-12-04
申请号：CN201810430859.4
申请日：2018-05-08
Applicant: 瑞萨电子株式会社
Inventor： 广部厚纪
IPC: G11C29/52
Abstract: 本发明涉及半导体装置和数据处理系统，其提供了一种能够促进包括存储器装置和数据处理装置的半导体装置中的所述存储器装置中的数据的管理的技术。所述半导体装置包括第一外部端子、第二外部端子、数据处理装置和存储器装置。所述半导体装置还包括：第一总线，其耦合在所述数据处理装置与所述存储器装置之间；第二总线，其耦合在所述数据处理装置与所述第二外部端子之间；第三总线，其耦合到所述第一外部端子；以及控制电路，其耦合到所述第一总线和所述第三总线。所述控制电路具有使用所述第三总线对所述存储器装置的管理功能。
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公开(公告)号：CN104979336A
公开(公告)日：2015-10-14
申请号：CN201510161952.6
申请日：2015-04-07
Applicant: 瑞萨电子株式会社
IPC: H01L25/065 , G11C5/06
CPC classification number: G11C5/147 , G11C5/025 , G11C5/063 , G11C8/12 , H01L23/481 , H01L23/49811 , H01L23/49822 , H01L23/50 , H01L24/16 , H01L24/17 , H01L25/0657 , H01L2224/13025 , H01L2224/14181 , H01L2224/16145 , H01L2224/16146 , H01L2224/16227 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06565 , H01L2924/1434 , H01L2924/15311
Abstract: 本发明涉及一种多层半导体器件。本发明的目的在于，以在不增加电流消耗或层叠芯片的面积的情况下使层叠芯片得到稳定的内部电源电压的方式，有效利用使用穿透电极的多层半导体器件的结构。在每个层叠核心芯片中布置的内部电源生成电路具有通常经由穿透层叠核心芯片的电极耦合的输出。这使得电荷在核心芯片中被共享，优化了作为整体的多层半导体器件的内部功耗，并抑制了内部电源电压的波动。
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