公开(公告)号：CN109584926A

公开(公告)日：2019-04-05

申请号：CN201811066311.2

申请日：2018-09-13

Applicant: 瑞萨电子株式会社

Inventor： 山田弘道 ,  山手章弘 ,  汤山洋一

IPC: G11C11/4063 ,  G06F13/16

Abstract: 本发明提供一种半导体集成电路器件和数据比较方法。在不使用CPU的情况下比较存储器空间上的数据，并且基于比较的次数和与比较条件一致的次数中的至少一个，在中断条件下产生中断。中断控制器将中断信号输出到第一CPU核心或第二CPU核心。DMAC将存储器空间上的数据传输到第一缓冲器和第二缓冲器中的至少一个。比较电路将第一缓冲器的数据与第二缓冲器的数据比较。条件一致频率计数器对比较电路中的比较与比较条件一致的次数进行计数。中断请求电路基于条件一致频率计数器的值和比较频率计数器的值中的至少一个，向中断控制器输出中断请求。

公开(公告)号：CN106021011A

公开(公告)日：2016-10-12

申请号：CN201610067351.3

申请日：2016-01-29

Applicant: 瑞萨电子株式会社

Inventor： 山手章弘 ,  多木良孝

IPC: G06F11/10

Abstract: 在带有ECC的存储器中，在不使用地址信息产生冗余位并且不重写存储器的情形下改善存储器的地址电路的故障检测率。所述存储器将彼此不同的地址的数据和添加到所述数据的冗余位保存在共用同一选择信号配线(例如，字线或列线)的多个存储单元中并且输出对应指定地址的读出数据。ECC解码器对读出数据执行错误检测。当通过ECC解码器检测到错误时，通过对由与选择所述检测到错误的读出数据的选择信号配线相同的选择信号配线选择的且与读出数据的地址不同的一个或多个地址进行存取以及评价对所述读出数据的错误检测的结果来执行所述存储器的故障诊断。

公开(公告)号：CN109584926B

公开(公告)日：2023-10-24

申请号：CN201811066311.2

申请日：2018-09-13

Applicant: 瑞萨电子株式会社

Inventor： 山田弘道 ,  山手章弘 ,  汤山洋一

IPC: G11C11/4063 ,  G06F13/16

Abstract: 本发明提供一种半导体集成电路器件和数据比较方法。在不使用CPU的情况下比较存储器空间上的数据，并且基于比较的次数和与比较条件一致的次数中的至少一个，在中断条件下产生中断。中断控制器将中断信号输出到第一CPU核心或第二CPU核心。DMAC将存储器空间上的数据传输到第一缓冲器和第二缓冲器中的至少一个。比较电路将第一缓冲器的数据与第二缓冲器的数据比较。条件一致频率计数器对比较电路中的比较与比较条件一致的次数进行计数。中断请求电路基于条件一致频率计数器的值和比较频率计数器的值中的至少一个，向中断控制器输出中断请求。

公开(公告)号：CN109815036A

公开(公告)日：2019-05-28

申请号：CN201811386781.7

申请日：2018-11-20

Applicant: 瑞萨电子株式会社

Inventor： 山手章弘 ,  多木良孝 ,  龟井达也 ,  汤山洋一

IPC: G06F11/00

Abstract: 本申请涉及半导体装置。现有的半导体装置不能检测在除了运算核心之外的模式切换处理所需的电路中发生的故障，从而可靠性不够。本发明的实施例的半导体装置包括：选择器，对应于多个运算核心中的用作在锁步模式中检查运算核心的一个运算核心而提供，并且在锁步模式中，阻止从对应的运算核心输出的接口信号，并且在分离模式中，使从对应的运算核心输出的接口信号通过；访问监测器，监测经由选择器输出的接口信号，并且当检测到接口信号的异常状态时，输出误差信号；以及误差控制单元，基于从访问监测器输出的误差信号，向高层级系统输出异常状态处理请求。