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公开(公告)号：CN114361101A
公开(公告)日：2022-04-15
申请号：CN202111056707.0
申请日：2021-09-09
Applicant: 瑞萨电子株式会社
IPC: H01L21/768 , H01L21/66
Abstract: 本公开涉及制造半导体器件的方法。在电路区域中的SOI衬底的半导体层上形成第一MISFET，并且在TEG区域中的SOI衬底的半导体层上形成第二MISFET，第二MISFET构成用于VC检查的TEG。分别地，形成层间绝缘膜，在层间绝缘膜中形成接触孔，并且在接触孔中形成插塞。在TEG区域中，插塞包括电连接到以下两者的插塞：构成SOI衬底的半导体衬底以及构成SOI衬底的半导体层。
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