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公开(公告)号：CN108735732B
公开(公告)日：2021-06-15
申请号：CN201810540058.3
申请日：2018-05-30
Applicant: 湖南大学
IPC: H01L27/02
Abstract: 本发明提供一种LDMOS静电保护器件，包括衬底，衬底上设有深N阱，所述深N阱内设有第一P阱和第一N阱，所述第一P阱内设有第一N+注入区、第二N+注入区和第一P+注入区，所述第一N阱内设有第三N+注入区、第二P+注入区和第三P+注入区；所述第二N+注入区、所述第一P阱、所述第一N阱构成第一NPN结构，所述第一P阱、所述第一N阱、所述第三P+注入区构成第一PNP结构，所述第一NPN结构与所述第一PNP结构形成第一SCR路径；所述第一N+注入区、所述第一P阱、所述第二N+注入区构成第二NPN结构，所述第三P+注入区、所述第一N阱、所述第二P+注入区构成第二PNP结构，所述第二NPN结构与所述第二PNP结构形成第二SCR路径。本发明增加了一条SCR路径，提高了静电泄放能力。
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公开(公告)号：CN108766964B
公开(公告)日：2021-06-11
申请号：CN201810482780.6
申请日：2018-05-18
Applicant: 湖南大学
IPC: H01L27/02
Abstract: 本发明提供一种LDMOS静电保护器件，包括衬底，衬底上设有深N阱，深N阱内从左到右依次设有第一P阱、第三N+注入区、第三P+注入区和第四N+注入区，第一P阱内从左到右依次设有第一P+注入区、第一N+注入区、第二N+注入区和第二P+注入区；第二N+注入区和第二P+注入区互相连接；第一P+注入区、第一N+注入区连接阴极；第三P+注入区、第四N+注入区连接阳极，第三P+注入区、深N阱、第一P阱构成第一PNP型晶体管；深N阱、第一P阱、第一N+注入区构成第一NPN型晶体管；第二N+注入区、第一P阱、第一N+注入区构成第二NPN型晶体管。本发明能够在不牺牲SCR结构较强泄放电流能力的同时提高维持电压，避免LDMOS器件发生闩锁，维持鲁棒性。
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公开(公告)号：CN108649028B
公开(公告)日：2020-06-30
申请号：CN201810496599.0
申请日：2018-05-22
Applicant: 湖南大学
IPC: H01L27/02
Abstract: 本发明提供一种静电保护器件，包括衬底、在衬底内设有深N阱，在深N阱内设有第一P阱、第二N+注入区、第二P+注入区、第三P+注入区、第四P+注入区、第三N+注入区以及第二P阱，第一P阱内设有第一P+注入区以及第一N+注入区，第二P阱内设有第四N+注入区以及第五P+注入区，第三P+注入区与阳极相连，第一P+注入区和第五P+注入区均与阴极相连，第二多晶硅栅和第三多晶硅栅均与栅极相连。本发明提出的静电保护器件，可有效降低触发电压，提高静电泄放电流能力，满足高压功率集成电路的鲁棒性要求。
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公开(公告)号：CN109411468A
公开(公告)日：2019-03-01
申请号：CN201811253429.6
申请日：2018-10-25
Applicant: 湖南大学
IPC: H01L27/02
Abstract: 本发明提供一种可控硅静电保护器件，包括衬底、埋氧层、N阱以及P阱，在N阱内设有第一P+注入区、第一多晶硅栅、第二P+注入区以及第四N+注入区，在P阱内设有第一N+注入区、第二多晶硅栅、第二N+注入区以及第四P+注入区，第三P+注入区与第三N+注入区跨接在N阱与P阱之间的交界处，第一P+注入区与阳极相连，第一N+注入区与阴极相连，第一P+注入区、第一多晶硅栅、第二P+注入区与N阱构成PMOS管，第一N+注入区、第二多晶硅栅、第二N+注入区与P阱构成NMOS管。本发明具有低触发电压、高维持电压、结构简单、易于集成以及鲁棒性高等优点，适用于器件以及电路的静电保护。
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公开(公告)号：CN108807370A
公开(公告)日：2018-11-13
申请号：CN201810502074.3
申请日：2018-05-23
Applicant: 湖南大学
IPC: H01L27/02
CPC classification number: H01L27/0259
Abstract: 本发明提供一种静电保护器件，包括衬底、在所述衬底内设有深N阱，在深N阱内从左到右依次设有第一N阱、第一P阱以及第二N阱，第一N阱内从左到右依次设有第一N+注入区以及第一P+注入区，第一P阱内依次设有第二N+注入区、第二P+注入区以及第三N+注入区，第二N阱内依次设有第三P+注入区以及第四N+注入区，第一N+注入区以及第一P+注入区均与阳极相连，第三P+注入区以及第四N+注入区均与阴极相连，静电保护器件的形状为轴对称的八边形。本发明提出的静电保护器件，可提高维持电压，增强ESD鲁棒性。
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Patent Agency Ranking
公开(公告)号：CN108899315B
公开(公告)日：2021-06-15
申请号：CN201810662973.X
申请日：2018-06-25
Applicant: 湖南大学
IPC: H01L27/02
Abstract: 本发明提供一种多叉指静电保护器件，包括衬底，衬底上设有深N阱，深N阱内设有第一P阱、第二P阱、第三P阱，第二P阱位于第一P阱和第三P阱的中间，第一P阱内设有第一P+注入区、第一N+注入区、第二N+注入区，第一P阱与第二P阱之间设有第二P+注入区、第三N+注入区、第三P+注入区，第二P阱内设有第四P+注入区、第四N+注入区、N+/P+掺杂注入区、第五N+注入区、第五P+注入区，第四P+注入区以及第五P+注入区均与深N阱跨接，N+/P+掺杂注入区内设有多个交替设置的N+注入区和P+注入区，该多叉指静电保护器件以N+/P+掺杂注入区为对称中心对称设置。本发明能够解决导通不均匀的问题。
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公开(公告)号：CN108807373B
公开(公告)日：2021-04-13
申请号：CN201810661331.8
申请日：2018-06-25
Applicant: 湖南大学
IPC: H01L27/02
Abstract: 本发明提供一种静电保护器件，包括衬底，衬底上设有深N阱，深N阱内设有P阱和N阱，P阱内设有第一P+注入区、第一N‑base注入层和第一N+注入区，N阱内设有第二N‑base注入层、第二N+注入区和第二P+注入区；第一P+注入区、第一N+注入区与阴极相连；第二N+注入区、第二P+注入区与阳极相连；第一P+注入区与第一N+注入区之间设有第一薄栅氧化层，第一薄栅氧化层上覆盖有第一多晶硅栅，第二N+注入区与第二P+注入区之间设有第二薄栅氧化层，第二薄栅氧化层上覆盖有第二多晶硅栅；第二N‑base注入层跨接在P阱和N阱之间，第一N‑base注入层位于第一N+注入区的下方。本发明能够解决触发电压高、抗总剂量能力弱的问题。
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公开(公告)号：CN108899314A
公开(公告)日：2018-11-27
申请号：CN201810502138.X
申请日：2018-05-23
Applicant: 湖南大学
IPC: H01L27/02
Abstract: 本发明提供一种静电保护器件，包括衬底，在衬底内设有深N阱，在深N阱内从左到右依次设有第一N阱、第一P阱以及第二N阱，第一N阱内设有第一N+注入区、第一P+注入区以及第二N+注入区，第二N+注入区跨接在第一N阱与第一P阱之间，在第一P阱内设有第三N+注入区、第二P+注入区以及第四N+注入区，在第二N阱内设有第五N+注入区、第三P+注入区以及第六N+注入区，第五N+注入区跨接在第一P阱与第二N阱之间，第一N阱、第一P阱、以及第二N阱组成第一NPN结构，第二N+注入区、第一P阱以及第三N+注入区组成第二NPN结构。本发明提出的静电保护器件，可提高维持电压，降低触发电压，增强静电泄放能力。
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公开(公告)号：CN108649028A
公开(公告)日：2018-10-12
申请号：CN201810496599.0
申请日：2018-05-22
Applicant: 湖南大学
IPC: H01L27/02
Abstract: 本发明提供一种静电保护器件，包括衬底、在衬底内设有深N阱，在深N阱内设有第一P阱、第二N+注入区、第二P+注入区、第三P+注入区、第四P+注入区、第三N+注入区以及第二P阱，第一P阱内设有第一P+注入区以及第一N+注入区，第二P阱内设有第四N+注入区以及第五P+注入区，第三P+注入区与阳极相连，第一P+注入区和第五P+注入区均与阴极相连，第二多晶硅栅和第三多晶硅栅均与栅极相连。本发明提出的静电保护器件，可有效降低触发电压，提高静电泄放电流能力，满足高压功率集成电路的鲁棒性要求。
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公开(公告)号：CN108899314B
公开(公告)日：2023-05-12
申请号：CN201810502138.X
申请日：2018-05-23
Applicant: 湖南大学
IPC: H01L27/02
Abstract: 本发明提供一种静电保护器件，包括衬底，在衬底内设有深N阱，在深N阱内从左到右依次设有第一N阱、第一P阱以及第二N阱，第一N阱内设有第一N+注入区、第一P+注入区以及第二N+注入区，第二N+注入区跨接在第一N阱与第一P阱之间，在第一P阱内设有第三N+注入区、第二P+注入区以及第四N+注入区，在第二N阱内设有第五N+注入区、第三P+注入区以及第六N+注入区，第五N+注入区跨接在第一P阱与第二N阱之间，第一N阱、第一P阱、以及第二N阱组成第一NPN结构，第二N+注入区、第一P阱以及第三N+注入区组成第二NPN结构。本发明提出的静电保护器件，可提高维持电压，降低触发电压，增强静电泄放能力。
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