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公开(公告)号：CN102468815B
公开(公告)日：2016-06-29
申请号：CN201110007848.3
申请日：2011-01-14
Applicant: 海力士半导体有限公司
IPC: H03H7/12
CPC classification number: G11C19/287 , H03H17/026 , H03H17/0283
Abstract: 本发明涉及一种滤波电路，包括：多个移位单元，被配置为各自储存初始值，接收至少一个输入信号，以及响应于至少一个输入信号依顺序将所储存的值移位到所述移位单元中的下一个移位单元；和初始值设置单元，被配置为分别响应于不同的滤波设置信号而将所述移位单元的初始储存值设置为不同的初始储存值组，其中，不同的滤波设置信号分别表示对至少一个输入信号进行滤波的不同标准，初始储存值具有第一逻辑值或第二逻辑值，其中，滤波电路被配置为当第一逻辑值被移位到多个移位单元中的选中的移位单元时将输出信号激活。
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公开(公告)号：CN101656245A
公开(公告)日：2010-02-24
申请号：CN200910160950.X
申请日：2009-07-31
Applicant: 海力士半导体有限公司
IPC: H01L23/528 , H01L23/482
CPC classification number: H01L24/06 , H01L23/5286 , H01L24/09 , H01L27/1052 , H01L2224/061 , H01L2224/0612 , H01L2224/06515 , H01L2224/091 , H01L2224/09515 , H01L2924/14 , H01L2924/1434 , H01L2924/30101 , H01L2924/3011 , H01L2924/00
Abstract: 本发明提供了一种半导体存储器件，其包括具有芯片垫形成区域的半导体电路衬底。在半导体电路衬底上、芯片垫区域的一侧形成一对数据线。该对数据线沿着半导体电路衬底的芯片垫区域延伸的方向延伸。该对数据线被布置成彼此相邻并且接收一对差分数据信号。在半导体电路衬底上、芯片垫区域的另一侧形成电力供应线。电力供应线沿着半导体电路衬底的芯片垫区域延伸的方向延伸，并且电力供应线接收电力。
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公开(公告)号：CN102111142B
公开(公告)日：2015-04-08
申请号：CN201010118233.3
申请日：2010-02-10
Applicant: 海力士半导体有限公司
IPC: H03K19/0175
CPC classification number: H03K19/0175 , H03K5/1565
Abstract: 一种用于半导体集成电路的接口装置该装置包括：输出决，配置为输出由内部电路产生的差分信号，其中输出块包括多个发送器；反馈块，配置为将从输出块输出的差分信号反馈到检测器；检测器，配置为检测差分信号的定时误差；以及控制器，配置为根据检测器的检测结果控制由内部电路产生的差分信号的定时，其中，反馈块包括与多个发送器一一对应的多个信号水平转换器，并且其中多个信号水平转换器将由多个发送器输出的差分信号的信号水平转换到针对内部电路的信号水平，并将由信号水平转换器转换的差分信号传递到检测器。
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公开(公告)号：CN101741378B
公开(公告)日：2014-06-25
申请号：CN200910168167.8
申请日：2009-09-01
Applicant: 海力士半导体有限公司
IPC: H03L7/08
CPC classification number: H03L7/0814 , H03L7/085
Abstract: 本发明公开了一种延迟锁定环(DLL，“delay？locked？loop”)电路及其更新方法与该电路中的更新控制装置。该延迟锁定环电路包括相位检测单元，其配置成通过比较参考时钟信号的相位与反馈时钟信号的相位来产生相位检测信号。更新控制装置配置成通过判定相位检测信号的第一逻辑值的数目及第二逻辑值的数目之间的差异来产生有效间隔信号及更新控制信号以响应参考时钟信号。当使能有效间隔信号时，移位寄存器配置成更新赋予延迟线的延迟值以响应更新控制信号。
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公开(公告)号：CN102468815A
公开(公告)日：2012-05-23
申请号：CN201110007848.3
申请日：2011-01-14
Applicant: 海力士半导体有限公司
IPC: H03H7/12
CPC classification number: G11C19/287 , H03H17/026 , H03H17/0283
Abstract: 本发明涉及一种滤波电路，包括：多个移位单元，被配置为各自储存初始值，接收至少一个输入信号，以及响应于至少一个输入信号依顺序将所储存的值移位到所述移位单元中的下一个移位单元；和初始值设置单元，被配置为分别响应于不同的滤波设置信号而将所述移位单元的初始储存值设置为不同的初始储存值组，其中，不同的滤波设置信号分别表示对至少一个输入信号进行滤波的不同标准，初始储存值具有第一逻辑值或第二逻辑值，其中，滤波电路被配置为当第一逻辑值被移位到多个移位单元中的选中的移位单元时将输出信号激活。
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Patent Agency Ranking
公开(公告)号：CN101741378A
公开(公告)日：2010-06-16
申请号：CN200910168167.8
申请日：2009-09-01
Applicant: 海力士半导体有限公司
IPC: H03L7/08
CPC classification number: H03L7/0814 , H03L7/085
Abstract: 公开了一种延迟锁定环(DLL，“delay？locked？loop”)电路及其更新方法与该电路中的更新控制装置。该延迟锁定环电路包括相位检测单元，其配置成通过比较参考时钟信号的相位与反馈时钟信号的相位来产生相位检测信号。更新控制装置配置成通过判定相位检测信号的第一逻辑值的数目及第二逻辑值的数目之间的差异来产生有效间隔信号及更新控制信号以响应参考时钟信号。当使能有效间隔信号时，移位寄存器配置成更新赋予延迟线的延迟值以响应更新控制信号。
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公开(公告)号：CN103107797B
公开(公告)日：2017-04-26
申请号：CN201210083649.5
申请日：2012-03-27
Applicant: 海力士半导体有限公司 , 汉阳大学校产学协力团
IPC: H03K19/00
CPC classification number: H03K19/0813 , H03K19/23
Abstract: 本发明提供一种多数判定电路，包括：多数判定单元，所述多数判定单元被配置为将第一数据与第二数据进行比较，以判定所述第一数据和所述第二数据中的一个是否有更多具有第一逻辑值的比特；以及偏移量施加单元，所述偏移量施加单元被配置为控制所述多数判定单元，使得在所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等的情况下，如果偏移量为第一阶段中的第一设定值则所述多数判定单元判定所述第一数据有更多具有所述第一逻辑值的比特，而如果所述偏移量为第二阶段中的第二设定值则所述多数判定单元判定所述第二数据有更多具有所述第一逻辑值的比特。
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公开(公告)号：CN102955754A
公开(公告)日：2013-03-06
申请号：CN201210132421.0
申请日：2012-04-27
Applicant: 海力士半导体有限公司
IPC: G06F13/20
CPC classification number: G06F13/4077
Abstract: 本发明公开了一种用于传输数据的系统，包括：多个数据线，所述多个数据线被配置成传输数据；以及传输芯片，所述传输芯片被配置成将数据输出到数据线，并且响应于要经由数据线传输的数据的数据模式和数据线的阵列信息来执行串扰防止操作以防止在数据线中发生串扰。
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公开(公告)号：CN101697487A
公开(公告)日：2010-04-21
申请号：CN200910151743.8
申请日：2006-08-16
Applicant: 海力士半导体有限公司
Inventor： 金龙珠
IPC: H03L7/08 , G11C11/401
CPC classification number: H03L7/0814 , H03L7/0891
Abstract: 本发明提供模拟/数字控制延迟锁定回路(DLL)。该DLL包括：相位检测器，其用于接收输入时钟信号及反馈信号，并检测该两个信号之间的相位差，以提供向上检测信号及向下检测信号中之一；电荷泵，其用于接收该向上检测信号及向下检测信号中之一，并基于这些信号产生经调整的输出电流；回路滤波器，其用于对该输出电流进行低通滤波，以产生模拟控制电压；电压控制延迟线(VCDL)，其用于接收该模拟控制电压、输入时钟信号及数字码，并基于该模拟控制电压及数字码来延迟该输入时钟信号，以产生输出时钟信号；延迟拷贝模型化单元，其由延迟因子的拷贝形成，且用于接收该输出时钟信号并产生该反馈信号；及数字码产生器，其用于产生数字码。
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公开(公告)号：CN102955754B
公开(公告)日：2016-12-21
申请号：CN201210132421.0
申请日：2012-04-27
Applicant: 海力士半导体有限公司
IPC: G06F13/20
CPC classification number: G06F13/4077
Abstract: 本发明公开了一种用于传输数据的系统，包括：多个数据线，所述多个数据线被配置成传输数据；以及传输芯片，所述传输芯片被配置成将数据输出到数据线，并且响应于要经由数据线传输的数据的数据模式和数据线的阵列信息来执行串扰防止操作以防止在数据线中发生串扰。
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