-
公开(公告)号：CN119486573A
公开(公告)日：2025-02-18
申请号：CN202311012500.2
申请日：2023-08-10
Applicant: 浙江驰拓科技有限公司
Abstract: 本申请公开了一种磁存储器件，包括阵列区和逻辑区；阵列区包括磁隧道结、顶部电极、顶部金属、第一电介质层、第二电介质层和第三电介质层；逻辑区包括逻辑通孔、顶部金属、第一电介质层和第二电介质层；第一电介质层和第二电介质层围绕在阵列区和逻辑区的顶部金属周围，第三电介质层至少围绕在磁隧道结和顶部电极的侧壁，第二电介质层围绕在磁隧道结、顶部电极和逻辑通孔周围；第一电介质层的刻蚀速率为第二电介质层、第三电介质层的刻蚀速率的五倍以上。本申请第一电介质层的刻蚀速率相对很大，在刻蚀形成顶部金属凹槽时，可避免发生过刻蚀，提高顶部金属刻蚀的控制窗口；无需制作大尺寸的顶部电极和阵列区的通孔，可提高存储密度，节省光罩。
-
公开(公告)号：CN117677277A
公开(公告)日：2024-03-08
申请号：CN202210968614.3
申请日：2022-08-12
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种自旋轨道矩存储单元、其制作方法及磁性随机存储器。该存储单元包括：基底，基底的一侧具有底电极；磁隧道结，磁隧道结位于底电极远离基底的一侧；轨道层，轨道层位于磁隧道结远离基底的一侧。与现有技术相比，由于传统的自旋轨道矩存储单元中磁隧道结位于轨道层远离底电极的一侧，因此在刻蚀磁隧道结时，需要精确控制刻蚀过程停止的膜层位置，对刻蚀要求很高，本方案中，通过将轨道层设置在磁隧道结远离底电极的一侧，使得在刻蚀磁隧道结时，优先对轨道层进行刻蚀，再对位于轨道层一侧的磁隧道结进行刻蚀，从而能够有效避免刻蚀损坏轨道层，保证器件的电性、磁性以及稳定性。
-
公开(公告)号：CN116367551A
公开(公告)日：2023-06-30
申请号：CN202111583990.2
申请日：2021-12-22
Applicant: 浙江驰拓科技有限公司
IPC: H10B61/00 , H01L21/48 , H01L23/522 , H01L23/528 , H10B63/00
Abstract: 本申请公开了一种存储芯片，存储阵列区和逻辑区包括底金属层；设于底金属层上表面的底部导电体，底金属层位于底部导电体下表面在水平面的投影区域内；设于存储阵列区中底部导电体上表面的存储单元层；设于逻辑区中底部导电体上表面的顶部通孔导电体；设于存储单元层上表面的、及顶部通孔导电体上表面的顶金属层。本申请中在存储阵列区和逻辑区的底金属层上设有底部导电体，底金属层位于底部导电体下表面在水平面的投影区域内，底部导电体直接作为底金属层中铜扩散阻挡层，两个区域的底部导电体可同时制作，兼容当前的制作工艺，无需额外操作；降低两个区域之间的高度差，降低刻蚀难度。本申请还提供一种存储芯片制备方法。
-
公开(公告)号：CN116312677A
公开(公告)日：2023-06-23
申请号：CN202111577221.1
申请日：2021-12-21
Applicant: 浙江驰拓科技有限公司
IPC: G11C11/16
Abstract: 本发明提供一种MRAM阵列结构，该MRAM阵列结构包括：磁性隧道结阵列，以及在磁性隧道结阵列中插入的一行/列或者多行/列假磁性隧道结，部分假磁性隧道结通过串并联的方式组合出多组参考电阻，每组参考电阻不限于一行/列假磁性隧道结。多组参考电阻中至少有一组参考电阻的阻值和理想参考电阻值匹配。本发明利用阵列结构自身插入的假磁性隧道结来组成参考电阻，消除参考电阻和阵列之间的差异。
-
公开(公告)号：CN118742044A
公开(公告)日：2024-10-01
申请号：CN202310319452.5
申请日：2023-03-28
Applicant: 浙江驰拓科技有限公司
Abstract: 本申请提供了一种自旋轨道矩磁存储器件的制作方法以及磁存储器件。该方法包括：首先，提供基底，基底至少包括衬底；之后，在基底的表面上依次形成层叠的自旋轨道矩材料层、间隔层、磁性隧道结叠层以及硬掩膜层；之后，去除部分硬掩膜层、部分磁性隧道结叠层以及部分间隔层，使得部分间隔层的表面裸露，剩余的硬掩膜层、剩余的磁性隧道结叠层以及突出部形成预备磁性隧道结部；最后，在预备磁性隧道结部的侧壁上形成保护层，预备磁性隧道结部和保护层形成磁性隧道结部，去除磁性隧道结部两侧的本体部，使得部分自旋轨道矩材料层裸露。该方法解决了现有技术中自旋轨道矩材料层易受刻蚀损伤导致表面不平坦的问题。
-
Patent Agency Ranking
公开(公告)号：CN117636933A
公开(公告)日：2024-03-01
申请号：CN202211001461.1
申请日：2022-08-19
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种MRAM读取电路。该MRAM读取电路包括读单元、参考单元和读放大器，读放大器的输入端分别与读单元和参考单元电连接，读单元包括至少一个磁存储隧道结，参考单元包括：参考电阻模块，与读放大器的输入端连接；测温模块，用于获取MRAM读取电路的环境温度并输出温度信号；控制模块，分别与参考电阻模块和测温模块连接，用于接收温度信号，并根据环境温度调节参考电阻模块的总阻值。通过测温模块对读取电路的周围环境进行检测，进而将检测到的环境温度反馈至控制模块，控制模块根据环境温度对参考电阻模块的电阻阻值进行调节，以使参考电阻模块的阻值与读单元的阻值相匹配，从而保证读写信息的稳定性。
-
公开(公告)号：CN117320457A
公开(公告)日：2023-12-29
申请号：CN202210688925.4
申请日：2022-06-17
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明公开了一种存储芯片的制备方法及存储芯片，应用于存储芯片技术领域，通过先在底电路层表面的阵列区以及逻辑区同时设置底部电极材料，刻蚀出底部电极，而存储单元与逻辑通孔均落在底部电极表面，通过该底部电极可以有效减少在逻辑区与阵列区的高度差，即降低逻辑通孔高度目的，进而降低对互联金属填充的要求，使得填充效果更好，增加产品可靠性。
-
公开(公告)号：CN117279483A
公开(公告)日：2023-12-22
申请号：CN202210647331.9
申请日：2022-06-09
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种存储单元、其制作方法及具有其的存储器。该存储单元包括多个具有第一表面的底电极，多个底电极间隔设置在衬底上，在底电极的第一表面上一一对应设置有导电连接部，在导电连接部远离底电极的一侧设置有轨道层，让轨道层与每个导电连接部接触，使得导电连接部将轨道层与底电极进行连接，然后在轨道层远离导电连接部的一侧设置有磁隧道结，并通过使磁隧道结与每个导电连接部在衬底上的正投影部分重叠，从而避免在刻蚀磁隧道结的过程中轨道层被破坏而导致磁存储器报废。
-
公开(公告)号：CN119343044A
公开(公告)日：2025-01-21
申请号：CN202310907015.5
申请日：2023-07-21
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供一种磁存储装置的制备方法，包括：提供基底，所述基底包括自下而上依次设置的金属互连层和金属通孔层；在所述基底上自下而上设置自旋轨道矩形成层、磁隧道结叠层和硬掩膜层；对所述硬掩膜层和所述磁隧道结叠层进行刻蚀，以形成磁隧道结单元；在所述磁隧道结单元侧壁形成帽状介质层；以所述帽状介质层为掩膜，对所述自旋轨道矩形成层进行自对准刻蚀，以使相邻的磁隧道结对应的自旋轨道矩形成层形成间隔，其中，所述自旋轨道矩形成层与对应的底部通孔导电连接。本发明提供的磁存储装置及其制备方法，能够降低磁存储装置的制备难度。
-
公开(公告)号：CN220895507U
公开(公告)日：2024-05-03
申请号：CN202321442294.4
申请日：2023-06-07
Applicant: 浙江驰拓科技有限公司
IPC: H01L23/544 , H01L21/66 , G01R31/26
Abstract: 本申请涉及半导体工艺可靠性测试领域，公开了一种电迁移测试结构，包括：至少一个测试模组；测试模组包括待测试线、第一引线、第二引线、第一通孔、第二通孔、第一测试端、第二测试端和至少一个第三测试端；待测试线通过第一通孔与第一引线电连接，待测试线通过第二通孔与第二引线电连接；第一测试端与第一引线电连接，第二测试端与第二引线电连接，第三测试端与待测试线电连接。本申请在待测试线上至少引出一个第三测试端，第三测试端与第一测试端、第二测试端相结合，可以对电迁移测试结构中不同位置处的电阻进行测试，通过与初始电阻对比，从而判断出电迁移测试结构中失效所在位置。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.037 seconds)
