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公开(公告)号：CN117711455A
公开(公告)日：2024-03-15
申请号：CN202211055666.8
申请日：2022-08-30
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明涉及自旋轨道矩磁阻式随机存储器领域，特别是公开了一种SOT‑MRAM存储单元及其读取、写入方法，包括MTJ组件、设置于所述MTJ组件的底端的自旋轨道效应层及沿位线方向依次设置的第一写入晶体管、第二写入晶体管及读取晶体管；所述读取晶体管与所述第二写入晶体管串联，且所述读取晶体管的源极与所述源线相连，所述读取晶体管的漏极分别与所述第二写入晶体管的源极及MTJ组件的顶端相连；所述第二写入晶体管的漏极与所述自旋轨道效应层的第一端相连；所述第一写入晶体管与串联后的所述读取晶体管及所述第二写入晶体管并联；所述自旋轨道效应层的第二端连接于所述位线。本发明降低了存储单元的占用面积，提高了存储密度。
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公开(公告)号：CN117672284A
公开(公告)日：2024-03-08
申请号：CN202211011155.6
申请日：2022-08-22
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供一种存储阵列及其互联结构、操作方法。存储阵列包括：多条位线，一行设置两条位线，包括第一位线和第二位线；多条源线，一行设置两条源线，包括第一源线和第二源线；位于每列和每行上的存储单元和晶体管，每个晶体管具有第一源/漏极和第二源/漏极；对于存储阵列的任意一行，有如下连接关系：奇数列存储单元一端与第一位线连接，另一端与第二源线连接；奇数列晶体管的第一源/漏极与第一源线连接；奇数列晶体管的第二源/漏极与第二源线连接；偶数列存储单元一端与第二位线连接，另一端与第一源线连接；偶数列晶体管的第一源/漏极与第二源线连接；偶数列晶体管的第二源/漏极与第一源线连接。
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公开(公告)号：CN119486573A
公开(公告)日：2025-02-18
申请号：CN202311012500.2
申请日：2023-08-10
Applicant: 浙江驰拓科技有限公司
Abstract: 本申请公开了一种磁存储器件，包括阵列区和逻辑区；阵列区包括磁隧道结、顶部电极、顶部金属、第一电介质层、第二电介质层和第三电介质层；逻辑区包括逻辑通孔、顶部金属、第一电介质层和第二电介质层；第一电介质层和第二电介质层围绕在阵列区和逻辑区的顶部金属周围，第三电介质层至少围绕在磁隧道结和顶部电极的侧壁，第二电介质层围绕在磁隧道结、顶部电极和逻辑通孔周围；第一电介质层的刻蚀速率为第二电介质层、第三电介质层的刻蚀速率的五倍以上。本申请第一电介质层的刻蚀速率相对很大，在刻蚀形成顶部金属凹槽时，可避免发生过刻蚀，提高顶部金属刻蚀的控制窗口；无需制作大尺寸的顶部电极和阵列区的通孔，可提高存储密度，节省光罩。
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公开(公告)号：CN119277795A
公开(公告)日：2025-01-07
申请号：CN202310836458.X
申请日：2023-07-07
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种随机存取存储器结构及其制作方法。该方法包括：基底，基底包括毗邻设置的阵列区和逻辑区，基底具有台阶结构，台阶结构具有对应阵列区的第一台阶面以及对应逻辑区的第二台阶面；第一导电通道，第一导电通道自第一台阶面延伸至阵列区中的第一金属连线层；第二导电通道，第二导电通道自第二台阶面延伸至逻辑区中的第二金属连线层；随机存取存储器单元，随机存取存储器单元设置于第一台阶面上且与第一导电通道接触设置；顶部金属层，顶部金属层至少与随机存取存储器单元远离第一导电通道的一侧接触设置。通过本申请，减少了光罩的数量，简化了工艺流程，从而大大降低了随机存取存储器结构的制作成本。
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Patent Agency Ranking
公开(公告)号：CN119451129A
公开(公告)日：2025-02-14
申请号：CN202310973073.8
申请日：2023-08-03
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种存储器结构及其制作方法。该存储器结构包括：基底，具有相对的第一表面和第二表面，且基底包括阵列区以及与阵列区邻接的逻辑区，阵列区中具有自第一表面贯穿至第二表面的多个第一导电通路，逻辑区中具有自第一表面贯穿至第二表面的第二导电通路，第一导电通路和第二导电通路的高度相同；多个存储器单元，位于第一表面上，且每个存储器单元覆盖一个第一导电通路，多个存储器单元与多个第一导电通路一一对应；至少一个顶部电极层，位于多个存储器单元远离基底一侧的表面上；顶部金属连线层，位于基底具有顶部电极层的一侧，并以使顶部金属连线层电连接至少一个顶部电极层。通过本申请，降低了存储器结构的制作成本。
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公开(公告)号：CN118475215A
公开(公告)日：2024-08-09
申请号：CN202310140591.1
申请日：2023-02-08
Applicant: 浙江驰拓科技有限公司
Abstract: 本申请提供了一种半导体器件的制作方法、半导体器件及MRAM底电极，该方法包括：首先，提供包括层叠的衬底、第一预备阻挡层以及第一预备介质层的基底；然后，在基底中第一预备介质层的表面上形成预备导电结构；之后，去除部分预备导电结构、部分第一预备介质层以及部分第一预备阻挡层，形成第一沟槽，使得部分衬底裸露；之后，在第一沟槽内以及导电结构的远离基底的表面上形成预备底电极；最后，去除部分预备底电极以及部分导电结构。由于目标导电结构上各处的电势相同，从而隔绝了电荷导电通路，避免了底电极中金属的扩散，解决了现有技术中由于铜的扩散导致器件失效，进而影响器件良率的问题，保证了半导体器件的良率较好。
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公开(公告)号：CN117693203A
公开(公告)日：2024-03-12
申请号：CN202211034443.3
申请日：2022-08-26
Applicant: 浙江驰拓科技有限公司
Abstract: 本申请公开了一种存储器及其操作方法，涉及半导体集成电路领域，包括有源区和存储阵列，存储阵列包括至少一个存储阵列单元、至少一条源极线、至少两条位线和至少三条字线；存储阵列单元包括两个存储单元和三个开关管，第一存储单元的第一端与第一位线连接，第一存储单元的第二端分别与第一开关管的第二端、第二开关管的第二端连接，第二存储单元的第一端与第二位线连接，第二存储单元的第二端分别与第二开关管的第一端、第三开关管的第二端连接，第一开关管的第一端和第三开关管的第一端均与源极线连接，第一开关管的第三端、第二开关管的第三端、第三开关管的第三端分别对应连接一条字线。该存储器在存储单元密度保持不变的同时，供电能力增强。
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公开(公告)号：CN117636933A
公开(公告)日：2024-03-01
申请号：CN202211001461.1
申请日：2022-08-19
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种MRAM读取电路。该MRAM读取电路包括读单元、参考单元和读放大器，读放大器的输入端分别与读单元和参考单元电连接，读单元包括至少一个磁存储隧道结，参考单元包括：参考电阻模块，与读放大器的输入端连接；测温模块，用于获取MRAM读取电路的环境温度并输出温度信号；控制模块，分别与参考电阻模块和测温模块连接，用于接收温度信号，并根据环境温度调节参考电阻模块的总阻值。通过测温模块对读取电路的周围环境进行检测，进而将检测到的环境温度反馈至控制模块，控制模块根据环境温度对参考电阻模块的电阻阻值进行调节，以使参考电阻模块的阻值与读单元的阻值相匹配，从而保证读写信息的稳定性。
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公开(公告)号：CN116417361A
公开(公告)日：2023-07-11
申请号：CN202111683018.2
申请日：2021-12-31
Applicant: 浙江驰拓科技有限公司
IPC: H01L21/66 , H01L23/544
Abstract: 本发明提供一种膜厚量测区域的形成方法，包括：在具有膜厚测量区域的叠层结构上逐层依次形成介质层和功能层，并对所述介质层和功能层进行图形化刻蚀；其中，在刻蚀对准标记时、刻蚀磁性薄膜时、刻蚀顶电极时以及刻蚀顶部金属连线的凹槽时，将所述膜厚测量区域一并进行刻蚀。本发明提供的膜厚量测区域的形成方法，能够使膜厚量测区域的膜层结构简化，从而提高薄膜厚度测量时的精度。
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