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公开(公告)号：CN119562522A
公开(公告)日：2025-03-04
申请号：CN202311126181.8
申请日：2023-09-01
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种磁随机存储器。该磁随机存储器包括：存储阵列，包括多个第一存储单元和多个第二存储单元，多个第一存储单元分布于多个第二存储单元的外周，且每个第一存储单元和每个第二存储单元均包括顺序层叠的第一铁磁层、隧穿势垒层和第二铁磁层，其中，第一铁磁层具有第一表面，第二铁磁层具有第二表面，第一表面和第二表面在第一延伸方向上的垂直距离为第一高度；磁屏蔽结构，包括磁屏蔽层和/或至少一个磁屏蔽柱，磁屏蔽层位于第一铁磁层远离隧穿势垒层的一侧，存储阵列在磁屏蔽层上具有投影，每个磁屏蔽柱在第一延伸方向上具有第二高度，第二高度大于或等于第一高度，磁屏蔽柱环绕于多个第一存储单元的外周。
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公开(公告)号：CN118678869A
公开(公告)日：2024-09-20
申请号：CN202310273800.X
申请日：2023-03-15
Applicant: 浙江驰拓科技有限公司
IPC: H10N50/80 , H10N50/10 , H01L23/552 , H10N50/01 , H10B61/00
Abstract: 本发明公开了一种基于磁隧道结的芯片结构及芯片结构的制作方法，应用于存储芯片领域，该芯片结构包括：磁隧道结和至少设置在磁隧道结一侧的磁屏蔽结构；磁屏蔽结构朝向磁隧道结的方向开有通孔；通孔朝向磁隧道结的开口处无磁场分布。本发明通过在磁隧道结外设置磁屏蔽结构，能够在存在外磁场的情况下避免外磁场对基于磁隧道结制备的器件产生干扰，通过在磁屏蔽结构朝向磁隧道结的方向开有通孔，能够解决当不存在外部磁场的情况下，磁屏蔽结构发生自发磁化，进而对基于磁隧道结制备的器件产生干扰的问题。
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Patent Agency Ranking
公开(公告)号：CN119562523A
公开(公告)日：2025-03-04
申请号：CN202311130099.2
申请日：2023-09-01
Applicant: 浙江驰拓科技有限公司
Abstract: 本申请提供了一种磁性存储器及其制备方法。该磁性存储器包括：多个存储单元，至少部分存储单元沿第一方向排列，各存储单元包括磁隧道结；磁屏蔽结构，磁屏蔽结构中的至少部分位于沿第一方向相邻存储单元之间，磁屏蔽结构与相邻的存储单元间隔设置；其中，磁屏蔽结构与相邻的存储单元间隔设置。由于是每个相邻存储单元之间均具有磁屏蔽结构，这种设计可以节约存储面积，同时上述磁屏蔽结构可以防止存储单元与磁屏蔽结构相接触而导致短路，使得存储单元具有对面内磁场的抗磁特性，从而可以使得该磁性存储器兼具垂直磁场和面内磁场的抗磁性能，提高其抗磁能力，进而提升磁性存储器在磁场环境下的可靠性。
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公开(公告)号：CN118866674A
公开(公告)日：2024-10-29
申请号：CN202310485555.9
申请日：2023-04-28
Applicant: 浙江驰拓科技有限公司
IPC: H01L21/3065 , H01L21/683
Abstract: 本发明涉及晶片制造领域，特别是涉及一种改善晶边缺陷的光刻方法及芯片，通过接收待光刻晶片；所述待光刻晶片为经过洗边的晶片；获取所述待光刻晶片对应的边缘平坦度参数；根据所述边缘平坦度参数确定介质补偿参数；根据所述介质补偿参数在所述待光刻晶片的底面设置介质层，得到光刻前置物，使所述光刻前置物的各个位置的厚度一致；将所述光刻前置物放置于晶圆载物台上，使所述光刻前置物的底面位于同一平面上，再对所述光刻前置物进行光刻。本发明通过在经过洗边的晶片背面设置厚度不一的介质层，补齐被洗边过程减薄的位置的厚度，将所述待光刻晶片的正面也变为平面，消除正面原本由于洗边造成的高低差提升了图形化的质量与一致性。
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公开(公告)号：CN118829345A
公开(公告)日：2024-10-22
申请号：CN202310419986.5
申请日：2023-04-19
Applicant: 浙江驰拓科技有限公司
IPC: H10N50/01 , H10N50/10 , H10N50/80 , H10B61/00 , H01L21/033
Abstract: 本申请涉及磁存储器领域，公开了一种磁存储器及其制作方法，包括：获得磁存储器的预制结构体；预制结构体包括底部电路结构、底部电极、存储单元材料层、掩膜结构体，掩膜结构体包括硬掩膜，且硬掩膜之间不连通；氧化掩膜结构体，在掩膜结构体的侧壁形成氧化层，得到处理后掩膜结构体；以处理后掩膜结构体作为掩膜，刻蚀存储单元材料层，形成存储单元；底部电极位于存储单元在水平面的投影范围内；在存储单元的上表面制作顶部电路结构，得到磁存储器。本申请在掩膜结构体的侧壁形成氧化层，可以抑制掩膜结构体在刻蚀时发生反溅，且底部电极在存储单元的水平投影范围内，底部电极不会发生反溅，因此可以极大地降低发生反溅的情况，提升良率。
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公开(公告)号：CN118613137A
公开(公告)日：2024-09-06
申请号：CN202310228968.9
申请日：2023-03-06
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明公开了一种存储芯片制备方法及存储芯片结构，应用于存储芯片领域，该方法包括：对待刻蚀结构中的图形传递层的表面刻蚀，形成延伸至待刻蚀结构中的底部电极介质层的通道；刻蚀通道开口处的图形传递层，得到图形传递层拓宽通道；沿图形传递层拓宽通道刻蚀底部电极介质层中的待拓宽区域，得到延伸至底部电路的底部电极通孔结构；利用底部电极材料填充底部电极通孔结构，得到最终底部电极结构；在最终底部电极结构背向底部电路的表面制备存储单元和顶部电路结构。本发明通过制备包括拓宽部分和未拓宽部分的电极结构，将最终底部电极结构的拓宽部分与存储单元连接，能够避免需要制备缓冲层导致的不必要的金属反溅的问题，提升了器件制备的良率。
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公开(公告)号：CN118536455A
公开(公告)日：2024-08-23
申请号：CN202310188401.3
申请日：2023-02-21
Applicant: 浙江驰拓科技有限公司
IPC: G06F30/39 , G11C5/02 , G06F115/08
Abstract: 本发明公开了一种涉及半导体制造领域，特别是涉及一种嵌入式存储芯片匹配逻辑电路层间电容的方法及嵌入式存储芯片，通过接收原始平台信息及目标存储阵列信息；根据所述原始平台信息，确定原始平台对应的原始金属层间距、原始层间介电常数；根据所述原始金属层间距及所述原始层间介电常数确定原始电容参数；根据所述原始平台信息及目标存储阵列信息确定嵌入式存储芯片的集成金属层间距；根据所述集成金属层间距及所述原始电容参数确定所述嵌入式存储芯片的逻辑区等效介电常数，使所述嵌入式存储芯片的逻辑区电容参数与所述原始电容参数一致；根据所述逻辑区等效介电常数确定存储单元保护层厚度。本发明实现了对嵌入式存储芯片工作稳定性的提升。
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