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公开(公告)号：CN101727311B
公开(公告)日：2013-11-27
申请号：CN200910155141.X
申请日：2009-12-03
Applicant: 浙江大学
CPC classification number: Y02D10/13
Abstract: 一种用于降低指令缓存功耗的分支序列缓冲器，包括：指令缓存单元，用于临时存储预取的指令，采用多路组相连结构，每个路包括标志位存储器和数据存储器；访问控制单元，用于根据分支序列缓冲单元中的路选信息，控制指令缓存单元中目标路的访问；分支序列缓冲单元，用于缓存分支指令的目标地址以及其后续顺序指令路选信息；访问控制单元从分支序列缓冲单元中获得当前访问的路选信息，并根据路选信息选择开启指令缓存单元中相应的路，直接获得所需的顺序指令，此时无关的路被关闭访问。本发明能有效降低缓存功耗。
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公开(公告)号：CN103092571A
公开(公告)日：2013-05-08
申请号：CN201310009888.0
申请日：2013-01-10
Applicant: 浙江大学
IPC: G06F9/38
Abstract: 一种支持多种数据类型的单指令多数据算术单元，包括N个原子运算阵列，原子运算阵列包括：操作数准备单元，用于依据输入的操作类型与数据类型信息，对输入的源操作数进行操作，输出中间操作数；加法运算单元，用于接收中间操作数，完成加法运算，输出加法运算结果；舍入操作单元，用于依据输入的操作类型与数据类型信息，对加法运算结果进行舍入操作，输出舍入操作结果；饱和操作单元，用于依据输入的操作类型与数据类型信息，对加法运算结果进行饱和操作，输出饱和操作结果；结果封装单元，用于选择舍入操作单元或者饱和操作单元的输出结果，依据数据类型信息将中间结果封装为最终数据。本发明能有效支持多种数据宽度、适用性良好。
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公开(公告)号：CN101741500B
公开(公告)日：2013-01-09
申请号：CN200910155361.2
申请日：2009-12-21
Applicant: 浙江大学
Abstract: 一种边缘网处理器专用复接装置，包括多路寄存器组、复接参数设置模块、轮询封装模块、缓冲区和复接模块；各支路码流数据宽度为1比特，复接后数据宽度为1字节；封装过程采用幅度可变的码速调整机制，即调整幅度可随着缓冲区读写位置差值的变化而变化，调整幅度的变化范围在-8比特到+8比特之间，最小调整单位为1比特；使用片上双端口存储器将各支路数据按照子帧的格式暂存起来，其中片上存储器总大小为支路数乘以子帧长度，写端口宽度为1比特，读端口宽度为8比特；写端口的时钟频率为读端口的8倍；复接单位为字节，复接时钟同缓冲区读时钟频率相同。本发明能节省硬件资源、及时消除传输时间误差、有效保证同步字节的准确性。
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公开(公告)号：CN101650645B
公开(公告)日：2013-01-09
申请号：CN200910102227.6
申请日：2009-09-04
Applicant: 浙江大学
Abstract: 一种协处理器指令集的扩展装置，在与所述协处理器连接的主处理器的指令集内包括：用于产生协处理器指令码的立即数产生指令，以及用于实现所述协处理器指令码从主处理器通用寄存器到协处理器指令寄存器的装载的协处理器指令码装载指令；处理器包括立即数产生单元、主处理器通用寄存器以及用于将存放于主处理器通用寄存器中的协处理器指令码装载进协处理器指令寄存器的协处理器指令装载执行单元；协处理器包括协处理器指令寄存器和协处理器指令执行模块。本发明具有良好的扩展性能、灵活性好。
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Patent Agency Ranking
公开(公告)号：CN101888549B
公开(公告)日：2012-05-02
申请号：CN201010205165.4
申请日：2010-06-18
Applicant: 浙江大学
Abstract: 本发明公开基于变换域信息的帧内4×4预测模式选择方法，步骤如下：（1）对亮度宏块进行帧内16×16下各模式预测及SATD生成，选取SATD值最小模式作为帧内16×16下最佳预测模式并得到该最佳预测模式代价值；在进行帧内16×16下模式2 SATD生成时，修改传统的对各4×4子块的Hadamard变换处理方法，从其中间结果中提取各4×4子块方向信息，后对方向信息进行边缘方向直方图统计，得到候选模式集合，在进行帧内4×4预测模式选择时只在候选模式集合范围内搜索。（2）对亮度宏块的各4×4子块分别进行帧内4×4预测模式选择得到最佳预测模式以及帧内4×4下亮度宏块的代价值。（3）比较帧内16×16下最佳预测模式的代价值和帧内4×4下亮度宏块的代价值，从中选取亮度宏块的最佳预测模式。
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公开(公告)号：CN101872336B
公开(公告)日：2011-12-21
申请号：CN201010186152.7
申请日：2010-05-31
Applicant: 浙江大学
IPC: G06F15/167 , G06F9/38
Abstract: 一种基于主从架构的协处理器高效执行的装置，包括主处理器和协处理器，协处理器指令在主处理器的重排序缓存单元中创建表项时，直接将其标记为已完成运行状态，此时，协处理器指令被发送至协处理器指令缓冲区，在协处理器指令缓冲区中临时等待，由协处理器指令缓冲区实时监控主处理器重排序缓存单元中的该协处理器指令是否在主处理器中进入提交状态，当且仅当协处理器指令被主处理器提交时，协处理器指令从协处理器指令缓冲区发射至协处理器执行单元；主处理器指令在重排序缓存中创建表项时标记为未完成运行状态，需等到对应指令在主处理器执行单元中完成运行后才将其标记为已完成状态。本发明减少流水线空洞、提升主处理和和协处理器性能。
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公开(公告)号：CN101600062B
公开(公告)日：2011-11-16
申请号：CN200910101113.X
申请日：2009-07-23
Applicant: 浙江大学
Abstract: 本发明公开了一种基于增强型边沿自适应的场内去隔行方法。包括如下步骤：1)考虑待插补像素点P(i，j)，像素点处在第i行，第j列；计算边沿方向参数EDGE；2)比较三组差值，判断是否对待插补像素点进行上下行平均插值；3)计算边沿拟合函数f(k)，k＝0，...，β，确定边沿方向，连同待插补像素点的上下两点进行中值滤波并最终完成插值。本发明通过预先计算边沿方向参数，消除了反向插值的可能性。在增加插值边沿角度的同时，抑制了接近水平角度时错误插值的可能性。并且，利用像素块代替像素点，降低了噪声点对查找边沿的影响。
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公开(公告)号：CN102231830A
公开(公告)日：2011-11-02
申请号：CN201010555246.7
申请日：2010-11-23
Applicant: 浙江大学
IPC: H04N7/26
Abstract: 一种用于上下文算术编解码的运算单元，包括：CABAC解码控制模块，用于控制整个CABAC解码；语法元素解码控制模块，用于控制各个语法元素的解码；概率模型缓存模块，用于缓存当前解码所需的概率模型；存储器访问控制模块，用于控制对RAM的访问，控制RAM和概率模型缓存模块之间的数据交互，当概率模型缓存模块中不含有当前解码所需的概率模型时，对概率模型缓存模块中的数据进行保存并对概率模型缓存模块中的数据进行更新；解码引擎模块，用于进行算术解码，并计算在一个bin的解码过程中从码流中读入的bit数。本发明解码速度较快、降低存储器消耗量。
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公开(公告)号：CN102186078A
公开(公告)日：2011-09-14
申请号：CN201110120693.4
申请日：2011-05-11
Applicant: 浙江大学
Abstract: 本发明公开了一种基于粒子滤波的多帧参考运动估计方法，属于视频压缩编码技术领域。该方法包括如下步骤：先采用全搜索的方法对待编码块在相邻参考帧内进行搜索，从中选取编码代价最小的若干个点构成初始粒子集；更新初始粒子集得到下一参考帧粒子集；在下一参考帧中计算粒子集中各粒子权值，并估计得到最优粒子；利用各粒子权值重采样，并对重采样得到的各个粒子进行更新，得到下一参考帧粒子集；循环粒子的权值计算、估计、更新的过程直至达到最大参考帧，以搜索得到的编码代价最小粒子所对应的块对待编码块编码；遍历整帧图像，完成整帧图像编码。本发明采用粒子滤波方法进行多帧参考运动估计，在保证编码质量的同时大幅减少了运动估计的时间。
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