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公开(公告)号：CN100508153C
公开(公告)日：2009-07-01
申请号：CN200410004963.5
申请日：1999-09-09
Applicant: 株式会社日立制作所
IPC: H01L21/66 , H01L21/82 , H01L27/092
CPC classification number: H03K19/0016
Abstract: 一种半导体集成电路装置的测试方法，其特征在于包括：提供具有逻辑电路的上述半导体集成电路装置，上述逻辑电路正常动作时的电源电压为第1电压；向上述逻辑电路的MOS晶体管施加衬底偏置电压，以便升高上述MOS晶体管的阈值电压；向上述逻辑电路施加低于上述第1电压的第2电压，作为上述逻辑电路的电源电压；以及在上述逻辑电路的晶体管处于静止状态时，测量上述半导体集成电路装置的电源电流。
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公开(公告)号：CN1246198A
公开(公告)日：2000-03-01
申请号：CN97181819.3
申请日：1997-02-17
Applicant: 株式会社日立制作所
IPC: G11C11/407
Abstract: 一个存储器宏(MM),它是下列功能模块的组合:例如一个主放大器模块(13),每个存储器体都独立工作的存储器体模块(11),一个电源电路(14)等。存储器宏(MM)的存储容量可以很简单地通过改变存储器体模块(11)的数量来从大容量变到小容量。在存储器宏(MM)的存储器体模块(11)中的控制电路(BKCONTH)有一个附加的地址比较功能(COMP)。因此,能够高速地访问同一页而不用任何存储器宏(MM)外部的控制电路。另外,还提供了具有例如存储器访问顺序控制功能的模块(17),并且,当进行存储器访问时,在输入/输出地址或数据的同时产生一个标识信息(ID)。因此,通过用ID来校验数据和地址之间的一致性以及控制存储器访问顺序从而改变地址输入顺序和数据输出顺序,可以实现高速的存储器访问。
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公开(公告)号：CN1238047A
公开(公告)日：1999-12-08
申请号：CN97199916.3
申请日：1997-11-21
Applicant: 株式会社日立制作所
IPC: G06F1/04
CPC classification number: G06F1/3296 , G06F1/3203 , Y02D10/172 , Y02D50/20
Abstract: 本发明的处理器的特征是：在处理器芯片上边具备：执行程序指令串的处理器主电路；切换加在该衬底上的衬底偏置电压的衬底偏压装置；接受处理器主电路中的向备用模式变迁的指令的执行并控制上述衬底偏压，使得上述偏压切换为备用模式的电压，当从外部接受了解除备用的中断后使偏压切换为通常模式用的电压，在该切换后的偏压稳定后，解除处理器主电路的备用，使之重新动作的动作模式控制部分。
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公开(公告)号：CN1137492C
公开(公告)日：2004-02-04
申请号：CN97181819.3
申请日：1997-02-17
Applicant: 株式会社日立制作所
IPC: G11C11/407
Abstract: 一个存储器宏(MM)，它是下列功能模块的组合：例如一个主放大器模块(13)，每个存储器体都独立工作的存储器体模块(11)，一个电源电路(14)等。存储器宏(MM)的存储容量可以很简单地通过改变存储器体模块(11)的数量来从大容量变到小容量。在存储器宏(MM)的存储器体模块(11)中的控制电路(BKCONTH)有一个附加的地址比较功能(COMP)。因此，能够高速地访问同一页而不用任何存储器宏(MM)外部的控制电路。另外，还提供了具有例如存储器访问顺序控制功能的模块(17)，并且，当进行存储器访问时，在输入/输出地址或数据的同时产生一个标识信息(ID)。因此，通过用ID来校验数据和地址之间的一致性以及控制存储器访问顺序从而改变地址输入顺序和数据输出顺序，可以实现高速的存储器访问。
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公开(公告)号：CN1122906C
公开(公告)日：2003-10-01
申请号：CN97199916.3
申请日：1997-11-21
Applicant: 株式会社日立制作所
IPC: G06F1/04
CPC classification number: G06F1/3296 , G06F1/3203 , Y02D10/172 , Y02D50/20
Abstract: 本发明的处理器的特征是：在处理器芯片上边具备：执行程序指令串的处理器主电路；切换加在该衬底上的衬底偏置电压的衬底偏压装置；接受处理器主电路中的向备用模式变迁的指令的执行并控制上述衬底偏压，使得上述偏压切换为备用模式的电压，当从外部接受了解除备用的中断后使偏压切换为通常模式用的电压，在该切换后的偏压稳定后，解除处理器主电路的备用，使之重新动作的动作模式控制部分。
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Patent Agency Ranking
公开(公告)号：CN1172373C
公开(公告)日：2004-10-20
申请号：CN99118577.3
申请日：1999-09-09
Applicant: 株式会社日立制作所
IPC: H01L27/092 , H01L27/04
CPC classification number: H03K19/0016
Abstract: 一种半导体集成电路中，通过把衬底偏置控制装置102设置为第1状态，在MOS晶体管中流过大电流，把衬底偏置控制装置设定为第2状态，把上述大电流控制为较小的值，进行控制使得第2状态时提供给第1被控制电路的衬底偏置的值是比第1状态时对于PMOS晶体管的衬底偏置高的电压值，是对于NMOS晶体管的衬底偏置低的电压值，第2状态时提供给第1被控制电路的电源电压比该第1状态时小。
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公开(公告)号：CN1442768A
公开(公告)日：2003-09-17
申请号：CN03107553.3
申请日：1997-11-21
Applicant: 株式会社日立制作所
IPC: G06F1/04
CPC classification number: G06F1/3296 , G06F1/3203 , Y02D10/172 , Y02D50/20
Abstract: 本发明的控制具有在半导体衬底上边构成的晶体管，具有根据时钟信号进行动作的多个构成要素电路块的半导体集成电路装置的功耗的控制方法，其特征是：切换使用下述模式：所有的上述构成要素电路块都根据上述时钟进行动作的第1模式；停止向至少一个上述构成要素电路块供给上述时钟信号的第2模式；停止向所有上述构成要素电路块供给上述时钟信号，同时控制在半导体衬底上边构成的晶体管的至少一部分的衬底偏压，抬高晶体管的阈值电压的第3模式。
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公开(公告)号：CN1270223C
公开(公告)日：2006-08-16
申请号：CN03107554.1
申请日：1997-11-21
Applicant: 株式会社日立制作所
IPC: G06F1/04
CPC classification number: G06F1/3296 , G06F1/3203 , Y02D10/172 , Y02D50/20
Abstract: 本发明的具有包含晶体管的第1电路块和第2电路块，在上述第1电路块和上述第2电路块之间进行信号交换的半导体集成电路装置，其特征是：具有衬底偏压发生电路，用于把偏压加在形成该第1电路块的晶体管的半导体衬底上，具有输出固定电路，用于在上述衬底偏压发生电路使上述衬底偏压变化时，固定从上述第2电路块向上述第1电路块输入的信号的至少一部分的电平。
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公开(公告)号：CN1519906A
公开(公告)日：2004-08-11
申请号：CN200410004963.5
申请日：1999-09-09
Applicant: 株式会社日立制作所
IPC: H01L21/66 , H01L21/82 , H01L27/092
CPC classification number: H03K19/0016
Abstract: 一种半导体集成电路中，通过把衬底偏置控制装置102设置为第1状态，在MOS晶体管中流过大电流，把衬底偏置控制装置设定为第2状态，把上述大电流控制为较小的值，进行控制使得第2状态时提供给第1被控制电路的衬底偏置的值是比第1状态时对于PMOS晶体管的衬底偏置高的电压值，是对于NMOS晶体管的衬底偏置低的电压值，第2状态时提供给第1被控制电路的电源电压比该第1状态时小。
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公开(公告)号：CN1442769A
公开(公告)日：2003-09-17
申请号：CN03107554.1
申请日：1997-11-21
Applicant: 株式会社日立制作所
IPC: G06F1/04
CPC classification number: G06F1/3296 , G06F1/3203 , Y02D10/172 , Y02D50/20
Abstract: 本发明的具有包含晶体管的第1电路块和第2电路块，在上述第1电路块和上述第2电路块之间进行信号交换的半导体集成电路装置，其特征是：具有衬底偏压发生电路，用于把偏压加在形成该第1电路块的晶体管的半导体衬底上，具有输出固定电路，用于在上述衬底偏压发生电路使上述衬底偏压变化时，固定从上述第2电路块向上述第1电路块输入的信号的至少一部分的电平。
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