公开(公告)号：CN107689235B

公开(公告)日：2021-05-11

申请号：CN201710158459.8

申请日：2017-03-17

Applicant: 株式会社东芝

Inventor： 野口纮希 ,  藤田忍

IPC: G11C7/06 ,  G11C7/08 ,  G11C7/18

Abstract: 本发明涉及非易失性存储器。实施方式涉及一种非易失性存储器。提出能够在各种系统使用的非易失性RAM。实施方式的非易失性RAM具备：导电线(LSOT)，在第1方向上延伸；存储元件(MTJ1～MTJ8)，具有第1端子以及第2端子，第1端子连接到导电线(LSOT)；晶体管(T1～T8)，具有第3端子、第4端子以及第1电极，第3端子连接到第2端子；导电线(WL1～WLi)，在第1方向上延伸，连接到第1电极；以及导电线(LBL1～LBL8)，在第2方向上延伸，连接到第4端子。

公开(公告)号：CN107689235A

公开(公告)日：2018-02-13

申请号：CN201710158459.8

申请日：2017-03-17

Applicant: 株式会社东芝

Inventor： 野口纮希 ,  藤田忍

IPC: G11C7/06 ,  G11C7/08 ,  G11C7/18

CPC classification number: G11C11/161 ,  G11C11/1675 ,  H01L27/228 ,  H01L43/08 ,  G11C7/06 ,  G11C7/08 ,  G11C7/18

Abstract: 本发明涉及非易失性存储器。实施方式涉及一种非易失性存储器。提出能够在各种系统使用的非易失性RAM。实施方式的非易失性RAM具备：导电线(LSOT)，在第1方向上延伸；存储元件(MTJ1～MTJ8)，具有第1端子以及第2端子，第1端子连接到导电线(LSOT)；晶体管(T1～T8)，具有第3端子、第4端子以及第1电极，第3端子连接到第2端子；导电线(WL1～WLi)，在第1方向上延伸，连接到第1电极；以及导电线(LBL1～LBL8)，在第2方向上延伸，连接到第4端子。

公开(公告)号：CN106663465A

公开(公告)日：2017-05-10

申请号：CN201580046308.2

申请日：2015-07-01

Applicant: 株式会社东芝

Inventor： 野口纮希 ,  高谷聪 ,  藤田忍

IPC: G11C11/15 ,  G11C13/00 ,  H01L21/8246 ,  H01L27/10 ,  H01L27/105

CPC classification number: G11C11/1673 ,  G11C11/161 ,  G11C11/1653 ,  G11C11/1655 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1675 ,  G11C11/1693 ,  G11C11/1695 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0028 ,  G11C13/003 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0069 ,  G11C2213/74 ,  G11C2213/79 ,  H01L28/00

Abstract: 实施方式的非易失性半导体存储器具备：基板区域(Sub(m‑1))；基板区域(Sub(m‑1))内的单元部件(CU‑L)，包括存储器单元(MC)以及存取晶体管(AT)，该存取晶体管(AT)将控制端子与字线(WL(i‑1))连接，并将基板区域(Sub(m‑1))作为沟道而对存储器单元(MC)供给读出电流或者写入电流；以及基板电位设定电路，在对存储器单元(MC)供给读出电流时，将基板区域(Sub(m‑1))设定为第1基板电位，在对存储器单元(MC)供给写入电流时，将基板区域(Sub(m‑1))设定为与第1基板电位不同的第2基板电位。

公开(公告)号：CN107845397A

公开(公告)日：2018-03-27

申请号：CN201710158475.7

申请日：2017-03-17

Applicant: 株式会社东芝

Inventor： 安部惠子 ,  野口纮希 ,  武田进 ,  野村久美子 ,  藤田忍

IPC: G11C11/16 ,  G11C11/406

Abstract: 本发明的实施方式涉及存储器系统以及处理器系统。提供使非易失性存储器的数据保持特性提高的存储器系统以及处理器系统。根据一个方式的存储器系统，具备：非易失性存储器，具有易失性存储器的存储器容量以下的存储器容量，储存在所述易失性存储器中所储存的数据的至少一部分；第1控制部，刷新所述易失性存储器内的数据；以及第2控制部，在所述第1控制部刷新所述易失性存储器内的数据的第2期间与接下来进行刷新的第3期间之间的第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。

公开(公告)号：CN106796815A

公开(公告)日：2017-05-31

申请号：CN201580046348.7

申请日：2015-06-30

Applicant: 株式会社东芝

Inventor： 高谷聪 ,  野口纮希 ,  藤田忍

IPC: G11C11/15 ,  G11C13/00

Abstract: 实施方式的非易失性半导体存储器具备：写入电路(13a－0)，生成使存储器单元(MC)从第1电阻值变化为第2电阻值的写入电流(Iw(t))；第1电流生成电路(T11(y1))，根据在存储器单元(MC)中流过的写入电流(Iw(t))，生成第1电流(Iw'(t))；第2电流生成电路(T13(y3))，根据在存储器单元(MC)中流过的写入电流(Iw(t))，生成第2电流(Iw'(t)×α)；保持电路(22)，保持根据存储器单元(MC)是第1电阻值时的第2电流(Iw'(t)×α)生成的第1值；以及比较器(23)，比较根据存储器单元(MC)从第1电阻值变化为第2电阻值的过程中的第1电流(Iw'(t))生成的第2值和第1值。