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公开(公告)号:CN107845397A
公开(公告)日:2018-03-27
申请号:CN201710158475.7
申请日:2017-03-17
Applicant: 株式会社东芝
IPC: G11C11/16 , G11C11/406
Abstract: 本发明的实施方式涉及存储器系统以及处理器系统。提供使非易失性存储器的数据保持特性提高的存储器系统以及处理器系统。根据一个方式的存储器系统,具备:非易失性存储器,具有易失性存储器的存储器容量以下的存储器容量,储存在所述易失性存储器中所储存的数据的至少一部分;第1控制部,刷新所述易失性存储器内的数据;以及第2控制部,在所述第1控制部刷新所述易失性存储器内的数据的第2期间与接下来进行刷新的第3期间之间的第1期间内,将从所述易失性存储器读出的数据重写到所述非易失性存储器。
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公开(公告)号:CN101166022A
公开(公告)日:2008-04-23
申请号:CN200710194493.7
申请日:2007-09-27
Applicant: 株式会社东芝
CPC classification number: H03K3/0375
Abstract: 本发明能够通过尽可能小地增大面积来实现纠错功能。本发明是一种触发器电路,包括:触发器,根据第1时钟信号的上升沿或下降沿中的一个边沿,进行动作;判定电路,比较触发器的输入和输出,对不同场合输出请求信号;以及控制电路,接收来自外部的第2时钟信号,产生上述第1时钟信号及确认信号。当从判定电路送来请求信号时,如果触发器进行动作之后,控制电路则使第1时钟信号反转,并且将确认信号发送到上述判定电路,在判定电路中解除请求信号。
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