公开(公告)号：CN102097470A

公开(公告)日：2011-06-15

申请号：CN201010267857.1

申请日：2010-08-30

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  松田升 ,  浦秀幸

IPC: H01L29/78 ,  H01L29/41 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7811 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7813

Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件具备第一导电型的第一半导体层、第一导电型的第二半导体层、第二导电型的第三半导体层、第一导电型的第四半导体层、第一沟槽、第二沟槽、绝缘膜、栅极电极、第一主电极、第二主电极、沟道截断层以及沟道截断电极。第一沟槽贯通第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽贯通比第一沟槽靠终端侧的第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽将第四半导体层以及第三半导体层分割为包括形成有第一沟槽的区域的元件部和终端部。沟道截断层隔着绝缘膜设置在第二沟槽内。沟道截断电极设置在第三半导体层以及第四半导体层的终端部上，将沟道截断层与终端部连接。

公开(公告)号：CN104091824A

公开(公告)日：2014-10-08

申请号：CN201410320052.7

申请日：2011-08-02

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  松田升 ,  浦秀幸

IPC: H01L29/417 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0657 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/404 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/7811

Abstract: 本实施方式的半导体装置依次具备：第一电极(13)、第1导电型的第一半导体层(1)、第1导电型的第二半导体层(2)、第2导电型的第三半导体层(3)、第1导电型的第四半导体层(4)。元件区域在第一沟槽(5)的内部具备栅电极(8)。环状结构的第二沟槽(6)贯穿所述第四半导体层(4)和所述第三半导体层(3)而到达所述第二半导体层(2)，形成在内侧具有元件区域的第一区域和在外侧包围所述第一区域的第二区域。第一开口部(14)设置在相邻的所述第一沟槽(5)间。宽度比第一开口部(14)宽的第二开口部(15)设置在元件区域的外侧的第一区域。第二电极(17)经由第一开口部(14)和第二开口部(15)与第三半导体层(3)和第四半导体层(4)电连接。

公开(公告)号：CN102347353B

公开(公告)日：2014-08-06

申请号：CN201110219877.6

申请日：2011-08-02

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  松田升 ,  浦秀幸

IPC: H01L29/423 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0657 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/404 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/7811

Abstract: 本实施方式的半导体装置依次具备：第一电极(13)、第一导电型的第一半导体层(1)、第一导电型的第二半导体层(2)、第二导电型的第三半导体层(3)、第一导电型的第四半导体层(4)。元件区域在第一沟槽(5)的内部具备栅电极(8)。环状结构的第二沟槽(6)贯穿所述第四半导体层(4)和所述第三半导体层(3)而到达所述第二半导体层(2)，形成在内侧具有元件区域的第一区域和在外侧包围所述第一区域的第二区域。第一开口部(14)设置在相邻的所述第一沟槽(5)间。宽度比第一开口部(14)宽的第二开口部(15)设置在元件区域的外侧的第一区域。第二电极(17)经由第一开口部(14)和第二开口部(15)与第三半导体层(3)和第四半导体层(4)电连接。

公开(公告)号：CN102097470B

公开(公告)日：2013-03-20

申请号：CN201010267857.1

申请日：2010-08-30

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  松田升 ,  浦秀幸

IPC: H01L29/78 ,  H01L29/41 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7811 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7813

Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件具备第一导电型的第一半导体层、第一导电型的第二半导体层、第二导电型的第三半导体层、第一导电型的第四半导体层、第一沟槽、第二沟槽、绝缘膜、栅极电极、第一主电极、第二主电极、沟道截断层以及沟道截断电极。第一沟槽贯通第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽贯通比第一沟槽靠终端侧的第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽将第四半导体层以及第三半导体层分割为包括形成有第一沟槽的区域的元件部和终端部。沟道截断层隔着绝缘膜设置在第二沟槽内。沟道截断电极设置在第三半导体层以及第四半导体层的终端部上，将沟道截断层与终端部连接。

公开(公告)号：CN104091824B

公开(公告)日：2017-06-09

申请号：CN201410320052.7

申请日：2011-08-02

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  松田升 ,  浦秀幸

IPC: H01L29/417 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0657 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/404 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/7811

Abstract: 本实施方式的半导体装置依次具备：第一电极(13)、第1导电型的第一半导体层(1)、第1导电型的第二半导体层(2)、第2导电型的第三半导体层(3)、第1导电型的第四半导体层(4)。元件区域在第一沟槽(5)的内部具备栅电极(8)。环状结构的第二沟槽(6)贯穿所述第四半导体层(4)和所述第三半导体层(3)而到达所述第二半导体层(2)，形成在内侧具有元件区域的第一区域和在外侧包围所述第一区域的第二区域。第一开口部(14)设置在相邻的所述第一沟槽(5)间。宽度比第一开口部(14)宽的第二开口部(15)设置在元件区域的外侧的第一区域。第二电极(17)经由第一开口部(14)和第二开口部(15)与第三半导体层(3)和第四半导体层(4)电连接。

公开(公告)号：CN102347353A

公开(公告)日：2012-02-08

申请号：CN201110219877.6

申请日：2011-08-02

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  松田升 ,  浦秀幸

IPC: H01L29/423 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0657 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/404 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/7811

Abstract: 本实施方式的半导体装置依次具备：第一电极(13)、第一导电型的第一半导体层(1)、第一导电型的第二半导体层(2)、第二导电型的第三半导体层(3)、第一导电型的第四半导体层(4)。元件区域在第一沟槽(5)的内部具备栅电极(8)。环状结构的第二沟槽(6)贯穿所述第四半导体层(4)和所述第三半导体层(3)而到达所述第二半导体层(2)，形成在内侧具有元件区域的第一区域和在外侧包围所述第一区域的第二区域。第一开口部(14)设置在相邻的所述第一沟槽(5)间。宽度比第一开口部(14)宽的第二开口部(15)设置在元件区域的外侧的第一区域。第二电极(17)经由第一开口部(14)和第二开口部(15)与第三半导体层(3)和第四半导体层(4)电连接。

公开(公告)号：CN1035142C

公开(公告)日：1997-06-11

申请号：CN93120516.6

申请日：1993-10-22

Applicant: 株式会社东芝

Inventor： 马场喜朗 ,  柳谷谕 ,  松田升 ,  开俊一

IPC: H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/4236 ,  H01L29/511 ,  H01L29/513 ,  H01L29/518

Abstract: 作为纵向MOS FET的沟槽内壁面的栅绝缘膜，采用复合栅膜时，不产生因栅外加电场而形成的栅阀值电压变动，可获得可靠性高，特征稳定而优质的纵向MOS FET。本发明的构成特征是作为装在半导体器件内的纵向MOS FET的截面大体是U字形沟的内壁面栅绝缘膜，采用至少叠合氧化膜和氮化膜的复合栅膜，前述复合栅膜的氧化膜换算膜厚和前述沟上部拐角部分曲率半径这样设定，使前述沟上部的拐角部分的复合栅膜击穿电场强度范围为2.5MV/cm-5.0MV/cm。

公开(公告)号：CN1090680A

公开(公告)日：1994-08-10

申请号：CN93120516.6

申请日：1993-10-22

Applicant: 株式会社东芝

Inventor： 马场喜朗 ,  柳谷谕 ,  松田升 ,  开俊一

IPC: H01L29/784

CPC classification number: H01L29/7813 ,  H01L29/4236 ,  H01L29/511 ,  H01L29/513 ,  H01L29/518

Abstract: 作为纵向MOS FET的沟槽内壁面的栅绝缘膜，采用复合栅膜时，不产生因栅外加电场而形成的栅阀值电压变动，可获得可靠性高，特征稳定而优质的纵向MOS FET。本发明的构成特征是作为装在半导体器件内的纵向MOS FET的截面大体是U字形沟的内壁面栅绝缘膜，采用至少叠合氧化膜和氮化膜的复合栅膜，前述复合栅膜的氧化膜换算膜厚和前述沟上部拐角部分曲率半径这样设定，使前述沟上部的拐角部分的复合栅膜击穿电场强度范围为2.5MV/cm-5.0MV/cm。