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公开(公告)号：CN114337649A
公开(公告)日：2022-04-12
申请号：CN202111645539.9
申请日：2021-12-30
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了基于忆阻器基本逻辑门的9‑2线正负三值编码器电路。本发明包括负三值9‑2线编码器和正三值9‑2线编码器，其中负三值编码器包括四个三值最小值门(TMIN)，两个标准三值反相器(STI)，两个负极性三值反相器(NTI)和两个三值与门。正三值编码器包括四个三值最大值门(TMAN)，两个标准三值反相器(STI)，两个正极性三值反相器(PTI)和两个三值或门。本发明电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN113992200A
公开(公告)日：2022-01-28
申请号：CN202111147878.4
申请日：2021-09-29
Applicant: 杭州电子科技大学
IPC: H03K19/0185 , H03K19/20
Abstract: 本发明公开了一种基于忆阻器的三值单变量上旋逻辑和下旋逻辑电路。所述基于忆阻器的三值单变量上旋逻辑电路由第一忆阻器M1、第二忆阻器M2、第一NMOS管T1和第二NMOS管T2所构成；所述基于忆阻器的三值单变量下旋逻辑电路由第三忆阻器M3、第四忆阻器M4、第五忆阻器M5、第三NMOS管T3、第四NMOS管T4和第五NMOS管T5所构成。本发明中的基于忆阻器的三值单变量上旋和下旋逻辑电路，电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN114301429B
公开(公告)日：2025-02-25
申请号：CN202111664099.1
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K3/356
Abstract: 本发明公开了一种基于二值忆阻器的正负三值SR触发器电路。本发明包括信号触发电路和信号锁存电路。信号锁存电路包括三个相同的基本逻辑门和复合逻辑门，对应的一对基本逻辑门和复合逻辑门构成一组逻辑单元。每个基本逻辑门包括两个忆阻器，负极作为单元输入端，正极连接，作为基本逻辑门输出端。复合逻辑门包括四个忆阻器和两个MOS管，一个忆阻器的正极接基本逻辑门输出端，负极与另一忆阻器的负极连接后接两个MOS管的栅极，一个MOS管的漏极通过忆阻器接电源，源极接另一个MOS管的漏极。触发电路包括三个相同结构的复合逻辑门，分别接信号锁存电路的三个单元输入端。本发明电路结构清晰简单、易于实现，可以正负通用。
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公开(公告)号：CN114337648A
公开(公告)日：2022-04-12
申请号：CN202111645486.0
申请日：2021-12-30
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明涉及一种基于三值忆阻器的九选一数据选择器电路。本发明包括两个输入忆阻器(Min1，Min2)，一个输出忆阻器(Mout)，存储9路已知的三值数据的九个忆阻器D0‑D8，两个电压源(V，Vcopy)以及十八个电压控制型开关(S1~S18)，形成了两个输入端和一个输出端的电路结构。本发明设计的三值数据选择器电路模结构清晰简单，易于实现。该电路模型可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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公开(公告)号：CN114301448A
公开(公告)日：2022-04-08
申请号：CN202111670316.8
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于二值忆阻器的正负三值锁存器电路。本发明包括三个相同的基本逻辑门和三个相同的复合逻辑门，对应的一个基本逻辑门和一个复合逻辑门构成一组逻辑单元。每个逻辑单元中，基本逻辑门包括两个忆阻器，负极作为基本逻辑门的输入端，正极连接，作为基本逻辑门输出端。复合逻辑门包括四个忆阻器和两个MOS管，一个忆阻器的正极接基本逻辑门输出端，负极与另一忆阻器的负极连接后接两个MOS管的栅极，一个MOS管的漏极通过忆阻器接电源，源极接另一个MOS管的漏极，并通过忆阻器接地。本发明电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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Patent Agency Ranking
公开(公告)号：CN114268312A
公开(公告)日：2022-04-01
申请号：CN202111611264.7
申请日：2021-12-27
Applicant: 杭州电子科技大学
IPC: H03K19/0185
Abstract: 本发明公开了一种基于忆阻器的平衡三值单变量逻辑电路，包含18种单变量逻辑电路。其中，F4、F9输出电路均只由一个忆阻器和一个NMOS管所构成；F5、F10、F13、F18、F23、F26输出电路均由两个忆阻器和一个NMOS管所构成；F3、F7输出电路均由两个忆阻器和两个NMOS管所构成；F2、F15输出电路均由三个忆阻器和两个NMOS管所构成；F17、F21、F24电路均由三个忆阻器和三个NMOS管所构成；F11、F12输出电路均由四个忆阻器和四个NMOS管所构成；F8输出电路由五个忆阻器和五个NMOS管所构成。本发明电路结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN114301448B
公开(公告)日：2025-02-25
申请号：CN202111670316.8
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于二值忆阻器的正负三值锁存器电路。本发明包括三个相同的基本逻辑门和三个相同的复合逻辑门，对应的一个基本逻辑门和一个复合逻辑门构成一组逻辑单元。每个逻辑单元中，基本逻辑门包括两个忆阻器，负极作为基本逻辑门的输入端，正极连接，作为基本逻辑门输出端。复合逻辑门包括四个忆阻器和两个MOS管，一个忆阻器的正极接基本逻辑门输出端，负极与另一忆阻器的负极连接后接两个MOS管的栅极，一个MOS管的漏极通过忆阻器接电源，源极接另一个MOS管的漏极，并通过忆阻器接地。本发明电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN114337651A
公开(公告)日：2022-04-12
申请号：CN202111670004.7
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于二值忆阻器的通用三值非门电路。本发明的通用三值非门电路为STI逻辑非门电路、PTI逻辑非门电路或NTI逻辑非门电路。PTI逻辑非门电路和NTI逻辑非门电路结构相同：忆阻器负极接电压源，正极接MOS管漏极作为逻辑非门的输出端，MOS管栅极作为逻辑非门输入端，MOS管源极接反向电压源。STI逻辑非门电路的第一忆阻器负极接电压源，正极接第一MOS管漏极作为逻辑非门输出端，第一MOS管源极接第二忆阻器负极和第二MOS管漏极，两个MOS管栅极连接，作为逻辑非门的输入端；第二忆阻器的正极和第二MOS管源极接反向电压源。本发明结构清晰简单、易于实现，可兼容不同的三值逻辑类型。
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公开(公告)号：CN114301430A
公开(公告)日：2022-04-08
申请号：CN202111670333.1
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K3/3568
Abstract: 本发明公开了一种基于二值忆阻器的正负三值触发器电路。本发明包括六个或门、六个与门、六个或非门构成的三个触发单元和三个锁存单元，以及三值译码器电路；其中两个或门、一个与门和一个或非门组成一个触发单元，一个与门和一个或非门组成一个锁存单元。三值译码器电路包括八个忆阻器和六个MOS管。如果是JKL触发器电路，采用三个三值译码器；如果是JKL触发器电路，采用一个三值译码器。本发明电路结构清晰简单、易于实现，可以正负通用，可以作为三值JKL触发器和T触发器电路。
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公开(公告)号：CN114301429A
公开(公告)日：2022-04-08
申请号：CN202111664099.1
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K3/356
Abstract: 本发明公开了一种基于二值忆阻器的正负三值SR触发器电路。本发明包括信号触发电路和信号锁存电路。信号锁存电路包括三个相同的基本逻辑门和复合逻辑门，对应的一对基本逻辑门和复合逻辑门构成一组逻辑单元。每个基本逻辑门包括两个忆阻器，负极作为单元输入端，正极连接，作为基本逻辑门输出端。复合逻辑门包括四个忆阻器和两个MOS管，一个忆阻器的正极接基本逻辑门输出端，负极与另一忆阻器的负极连接后接两个MOS管的栅极，一个MOS管的漏极通过忆阻器接电源，源极接另一个MOS管的漏极。触发电路包括三个相同结构的复合逻辑门，分别接信号锁存电路的三个单元输入端。本发明电路结构清晰简单、易于实现，可以正负通用。
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