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公开(公告)号：CN113872589B
公开(公告)日：2025-04-25
申请号：CN202111030978.9
申请日：2021-09-03
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于忆阻器的平衡三值多路复用器电路。包含一个平衡三值译码器、三个平衡三值两输入最小值门和一个平衡三值三输入最大值门。平衡三值译码器输入一路平衡三值信号，输出三路二值信号，分别输入三个平衡三值两输入最小值门，每个平衡三值两输入最小值门由两个忆阻器实现，另一个输入端分别输入一路输入信号。平衡三值三输入最大值门由三个忆阻器实现，三个输入端分别三个连接平衡三值两输入最小值门的输出端，平衡三值三输入最大值门的输出端即为平衡三值多路复用器的输出端。本发明结构清晰简单、易于实现。该电路模型对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN114337649A
公开(公告)日：2022-04-12
申请号：CN202111645539.9
申请日：2021-12-30
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了基于忆阻器基本逻辑门的9‑2线正负三值编码器电路。本发明包括负三值9‑2线编码器和正三值9‑2线编码器，其中负三值编码器包括四个三值最小值门(TMIN)，两个标准三值反相器(STI)，两个负极性三值反相器(NTI)和两个三值与门。正三值编码器包括四个三值最大值门(TMAN)，两个标准三值反相器(STI)，两个正极性三值反相器(PTI)和两个三值或门。本发明电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN113992200A
公开(公告)日：2022-01-28
申请号：CN202111147878.4
申请日：2021-09-29
Applicant: 杭州电子科技大学
IPC: H03K19/0185 , H03K19/20
Abstract: 本发明公开了一种基于忆阻器的三值单变量上旋逻辑和下旋逻辑电路。所述基于忆阻器的三值单变量上旋逻辑电路由第一忆阻器M1、第二忆阻器M2、第一NMOS管T1和第二NMOS管T2所构成；所述基于忆阻器的三值单变量下旋逻辑电路由第三忆阻器M3、第四忆阻器M4、第五忆阻器M5、第三NMOS管T3、第四NMOS管T4和第五NMOS管T5所构成。本发明中的基于忆阻器的三值单变量上旋和下旋逻辑电路，电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN113872589A
公开(公告)日：2021-12-31
申请号：CN202111030978.9
申请日：2021-09-03
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于忆阻器的平衡三值多路复用器电路。包含一个平衡三值译码器、三个平衡三值两输入最小值门和一个平衡三值三输入最大值门。平衡三值译码器输入一路平衡三值信号，输出三路二值信号，分别输入三个平衡三值两输入最小值门，每个平衡三值两输入最小值门由两个忆阻器实现，另一个输入端分别输入一路输入信号。平衡三值三输入最大值门由三个忆阻器实现，三个输入端分别三个连接平衡三值两输入最小值门的输出端，平衡三值三输入最大值门的输出端即为平衡三值多路复用器的输出端。本发明结构清晰简单、易于实现。该电路模型对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN114301467A
公开(公告)日：2022-04-08
申请号：CN202111663721.7
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03M5/16
Abstract: 本发明涉及基于3线‑1线编码器的忆阻正负三值9线‑2线编码器电路。本发明3线‑1线编码器用于输入三路二值信号，输出一路三值信号；每个三值三输入最大值门用于输出三个输入端的逻辑最大值，三值三输入最小值门用于输出三个输入端的逻辑最小值，三值两输入与门用于完成两个输入的“与”运算，三值两输入或门用于完成两个输入的“或”运算，标准三值非门用于完成标准三值逻辑“非”操作，正三值非门用于完成正三值逻辑“非”操作；本发明用三值数字信号来进行通信在相同的频率下将具有更高的传输速率，实现相应的逻辑功能电路互联也会减少，数字芯片也能更小、成本更低。再结合忆阻器的特点，进一步提升信息存储、处理、传输的效率。
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Patent Agency Ranking
公开(公告)号：CN113810043A
公开(公告)日：2021-12-17
申请号：CN202111031598.7
申请日：2021-09-03
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于忆阻器的平衡三值译码器电路，包括第一输出电路、第二输出电路、第三输出电路。所述第一输出电路由第一忆阻器M1和第一NMOS管T1所构成；所述第二输出电路由第二忆阻器M2、第三忆阻器M3、第二NMOS管T2、第三NMOS管T3所构成；所述第三输出电路由第四忆阻器M4、第五忆阻器M5、第四NMOS管T4、第五NMOS管T5所构成，形成了一个输入端和三个输出端的电路结构。本发明电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN113054994A
公开(公告)日：2021-06-29
申请号：CN202110325802.X
申请日：2021-03-26
Applicant: 杭州电子科技大学
IPC: H03K19/20 , H03K19/094
Abstract: 本发明公开了一种基于三值忆阻器交叉阵列的数字与非门实现方法。本发明采用3×2结构的三值忆阻器交叉阵列，其中两个作为输入忆阻器，一个作为输出忆阻器。三值与非门的逻辑状态用忆阻器的阻值表示，本发明设计的基于三值忆阻器交叉阵列的三值数字逻辑与非门电路，结构清晰简单、易于实现。该与非门的交叉阵列实现对多值数字逻辑运算与存储一体化等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN112803943A
公开(公告)日：2021-05-14
申请号：CN202011641816.4
申请日：2020-12-31
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于三值忆阻器的数字与门实现方法。本发明设计了正向‑正向三值与门电路，反向‑正向三值与门电路，正向‑反向三值与门电路和反向‑反向三值与门电路，与门电路中的三值忆阻器为压控阈值型三值忆阻器。本发明结构清晰简单、易于实现。该与门电路模型对多值数字逻辑运算等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN114301467B
公开(公告)日：2025-02-25
申请号：CN202111663721.7
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03M5/16
Abstract: 本发明涉及基于3线‑1线编码器的忆阻正负三值9线‑2线编码器电路。本发明3线‑1线编码器用于输入三路二值信号，输出一路三值信号；每个三值三输入最大值门用于输出三个输入端的逻辑最大值，三值三输入最小值门用于输出三个输入端的逻辑最小值，三值两输入与门用于完成两个输入的“与”运算，三值两输入或门用于完成两个输入的“或”运算，标准三值非门用于完成标准三值逻辑“非”操作，正三值非门用于完成正三值逻辑“非”操作；本发明用三值数字信号来进行通信在相同的频率下将具有更高的传输速率，实现相应的逻辑功能电路互联也会减少，数字芯片也能更小、成本更低。再结合忆阻器的特点，进一步提升信息存储、处理、传输的效率。
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公开(公告)号：CN112803943B
公开(公告)日：2023-06-16
申请号：CN202011641816.4
申请日：2020-12-31
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于三值忆阻器的数字与门实现方法。本发明设计了正向‑正向三值与门电路，反向‑正向三值与门电路，正向‑反向三值与门电路和反向‑反向三值与门电路，与门电路中的三值忆阻器为压控阈值型三值忆阻器。本发明结构清晰简单、易于实现。该与门电路模型对多值数字逻辑运算等诸多领域中的应用研究具有重要意义。
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