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公开(公告)号：CN100426526C
公开(公告)日：2008-10-15
申请号：CN03158436.5
申请日：2003-09-10
Applicant: 日本电气株式会社
IPC: H01L29/786 , H01L27/12 , G02F1/136 , G09G3/30 , G09G3/36
CPC classification number: H01L27/127 , G11C7/062 , H01L27/1214 , H03F3/45192 , H03F3/45219 , H03K5/2481 , H03K19/0016
Abstract: 提供一种能够不以复杂工序在多晶硅膜上形成适合电路特性的n沟道型TFT和p沟道型TFT的薄膜半导体装置及其制造方法。本发明包含在形成于玻璃基板1上的多晶硅膜3上形成n沟道型TFT和p沟道型TFT时，在n沟道型TFT的一部分沟道区中和p沟道型TFT的一部分沟道区中同时引入P型或N型掺杂剂的工序，可以通过1次沟道掺杂形成低VT和高VT的p沟道型TFT组，以及低VT和高VT的n沟道型TFT组，借助于用此方法形成能够减小逻辑、开关电路的关态电流的高VT-TFT，以及能够扩大模拟电路的动态范围的低VT-TFT，求得了薄膜半导体装置性能的提高。
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公开(公告)号：CN1487569A
公开(公告)日：2004-04-07
申请号：CN03154327.8
申请日：2003-08-15
Applicant: 日本电气株式会社
IPC: H01L21/336 , H01L21/324 , H01L29/786
CPC classification number: H01L29/66757 , H01L29/458 , H01L29/66765 , H01L29/78675 , H01L29/78678
Abstract: 本发明提供一种薄膜晶体管的制造方法，该薄膜晶体管包括：绝缘基板(1)、形成于该基板上的半导体层(4)和在形成于该半导体层中的源区和漏区(10，11)之上的形成的源电极和漏电极(15，16)，源电极和漏电极由铝或铝合金构成，该方法包括以下步骤：形成栅电极(9)；将杂质的离子注入到用于形成源区和漏区的半导体层中；在基板的整个表面上形成层间绝缘膜(13)；形成贯通层间绝缘膜的接触孔(14)，使得源区和漏区从接触孔露出；在接触孔中形成由铝或铝合金构成的导电膜，以形成源电极和漏电极(15，16)；以及在275～350℃条件下，在惰性气氛中对基板进行1.5～3小时的热退火。
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公开(公告)号：CN1288489C
公开(公告)日：2006-12-06
申请号：CN200310124837.9
申请日：2003-12-31
Applicant: 日本电气株式会社
IPC: G02F1/136 , G02F1/1335
CPC classification number: H01L27/1218 , G02F1/136209 , H01L27/12 , H01L27/1214 , H01L29/78621 , H01L29/78633
Abstract: 提供了一种薄膜晶体管，它包括有源层，其中形成源区和泄漏区；第一光屏蔽膜，它屏蔽投射到有源层上的光；和第二光屏蔽膜，它在有源层与第一光屏蔽膜之间。至少第二光屏蔽膜对着有源层的表面部分的载流子浓度约为1017/cm3或更少。
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公开(公告)号：CN1262018C
公开(公告)日：2006-06-28
申请号：CN02127302.2
申请日：2002-07-31
Applicant: 日本电气株式会社
Inventor： 世良贤二
IPC: H01L29/78 , H01L21/336 , G02F1/133
CPC classification number: H01L29/66757 , H01L21/268 , H01L29/41733 , H01L29/4908 , H01L29/78621 , H01L29/78627 , H01L29/78666 , H01L2029/7863
Abstract: 本发明提供一种以很少的工时就可以实现与栅交叠漏极(GOLD)同等的构造，并且可以缓和漏极附近的高电场的场效应型晶体管及其制造方法。本发明的场效应型晶体管的制造方法至少包括以下工序：在玻璃基板1上形成半导体层3的工序；在半导体层3上形成在沟道方向的距离比栅电极短的电阻图形10，注入杂质的工序；通过栅极绝缘膜4，在半导体层3上形成栅电极5的工序；将栅电极5作为掩模，照射激光，使源极/漏极区的杂质活化，形成高活化区3c，同时通过激光的热扩散，使内侧区域以低活化率活化，形成低活化区3b的工序，通过使低活化区具有与LDD区域相同的功能，从而通过一次杂质注入，形成GOLD构造的薄膜场效应型晶体管。
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公开(公告)号：CN1402357A
公开(公告)日：2003-03-12
申请号：CN02127302.2
申请日：2002-07-31
Applicant: 日本电气株式会社
Inventor： 世良贤二
IPC: H01L29/78 , H01L21/336 , G02F1/133
CPC classification number: H01L29/66757 , H01L21/268 , H01L29/41733 , H01L29/4908 , H01L29/78621 , H01L29/78627 , H01L29/78666 , H01L2029/7863
Abstract: 本发明提供一种以很少的工时就可以实现与栅交叠漏极(GOLD)同等的构造，并且可以缓和漏极附近的高电场的场效应型晶体管及其制造方法。本发明的场效应型晶体管的制造方法至少包括以下工序：在玻璃基板1上形成半导体层3的工序；在半导体层3上形成在沟道方向的距离比栅电极短的电阻图形10，注入杂质的工序；通过栅极绝缘膜4，在半导体层3上形成栅电极5的工序；将栅电极5作为掩模，照射激光，使源极/漏极区的杂质活化，形成高活化区3c，同时通过激光的热扩散，使内侧区域以低活化率活化，形成低活化区3b的工序，通过使低活化区具有与LDD区域相同的功能，从而通过一次杂质注入，形成GOLD构造的薄膜场效应型晶体管。
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Patent Agency Ranking
公开(公告)号：CN101359899A
公开(公告)日：2009-02-04
申请号：CN200810130874.3
申请日：2003-09-10
Applicant: 日本电气株式会社
Abstract: 提供一种能够不以复杂工序在多晶硅膜上形成适合电路特性的n沟道型TFT和p沟道型TFT的薄膜半导体装置及其制造方法。本发明包含在形成于玻璃基板1上的多晶硅膜3上形成n沟道型TFT和p沟道型TFT时，在n沟道型TFT的一部分沟道区中和p沟道型TFT的一部分沟道区中同时引入P型或N型掺杂剂的工序，可以通过1次沟道掺杂形成低VT和高VT的p沟道型TFT组，以及低VT和高VT的n沟道型TFT组，借助于用此方法形成能够减小逻辑、开关电路的关态电流的高VT－TFT，以及能够扩大模拟电路的动态范围的低VT－TFT，求得了薄膜半导体装置性能的提高。
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公开(公告)号：CN1848441A
公开(公告)日：2006-10-18
申请号：CN200610071008.2
申请日：2003-09-10
Applicant: 日本电气株式会社
IPC: H01L27/12
Abstract: 提供一种能够不以复杂工序在多晶硅膜上形成适合电路特性的n沟道型TFT和p沟道型TFT的薄膜半导体装置及其制造方法。本发明包含在形成于玻璃基板1上的多晶硅膜3上形成n沟道型TFT和p沟道型TFT时，在n沟道型TFT的一部分沟道区中和p沟道型TFT的一部分沟道区中同时引入P型或N型掺杂剂的工序，可以通过1次沟道掺杂形成低VT和高VT的p沟道型TFT组，以及低VT和高VT的n沟道型TFT组，借助于用此方法形成能够减小逻辑、开关电路的关态电流的高VT－TFT，以及能够扩大模拟电路的动态范围的低VT－TFT，求得了薄膜半导体装置性能的提高。
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公开(公告)号：CN1519631A
公开(公告)日：2004-08-11
申请号：CN200310124837.9
申请日：2003-12-31
Applicant: 日本电气株式会社
IPC: G02F1/136 , G02B5/00 , H01L29/786 , G02F1/1335
CPC classification number: H01L27/1218 , G02F1/136209 , H01L27/12 , H01L27/1214 , H01L29/78621 , H01L29/78633
Abstract: 提供了一种薄膜晶体管，它包括有源层，其中形成源区和泄漏区；第一光屏蔽膜，它屏蔽投射到有源层上的光；和第二光屏蔽膜，它在有源层与第一光屏蔽膜之间。至少第二光屏蔽膜对着有源层的表面部分的载流子浓度约为1017/cm3或更少。
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公开(公告)号：CN101359899B
公开(公告)日：2011-02-09
申请号：CN200810130874.3
申请日：2003-09-10
Applicant: 日本电气株式会社
Abstract: 提供一种能够不以复杂工序在多晶硅膜上形成适合电路特性的n沟道型TFT和p沟道型TFT的薄膜半导体装置及其制造方法。本发明包含在形成于玻璃基板1上的多晶硅膜3上形成n沟道型TFT和p沟道型TFT时，在n沟道型TFT的一部分沟道区中和p沟道型TFT的一部分沟道区中同时引入P型或N型掺杂剂的工序，可以通过1次沟道掺杂形成低VT和高VT的p沟道型TFT组，以及低VT和高VT的n沟道型TFT组，借助于用此方法形成能够减小逻辑、开关电路的关态电流的高VT-TFT，以及能够扩大模拟电路的动态范围的低VT-TFT，求得了薄膜半导体装置性能的提高。
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公开(公告)号：CN100409087C
公开(公告)日：2008-08-06
申请号：CN02127779.6
申请日：2002-08-05
Applicant: 日本电气株式会社
IPC: G02F1/136
CPC classification number: H01L29/78633 , G02F1/136209 , G02F1/136227 , H01L27/12
Abstract: 提供了一种TFT矩阵基底，它有效地阻挡了朝向TFT的有源层传播的光。具有图案的第一遮光层以这样一种方式形成于一个透明板和TFT之间，以便与TFT的有源层相重叠。形成具有图案的第三遮光层，以便覆盖相对于TFT来说是位于所述板的对侧上的TFT。第三遮光层具有沿着所述矩阵的行延伸的第一部分，以及沿着其列延伸的第二部分。具有图案的第二遮光层形成于所述第一遮光层和TFT之间。第二遮光层具有吸光特性，它会吸收进入所述基底内侧的光。可以在TFT和第三遮光层之间，额外提供一个形成图案的、具有吸光特性第四遮光层。
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