一种数据传输方法、装置、设备及存储介质

    公开(公告)号:CN113746754B

    公开(公告)日:2024-04-23

    申请号:CN202110866023.0

    申请日:2021-07-29

    Abstract: 本发明公开了一种数据传输方法、装置、设备及存储介质;在本方案中,主机设备及FPGA加速设备在向对方发送数据时,不仅仅需要发送当前待发送的数据,还需要发送历史数据,通过该方式,可以使得主机设备和FPGA加速设备在传输数据时,就算出现超时和丢包现象,也可以从后续发送的命令组及命令反馈组中的历史命令及历史命令反馈中获取相关数据,避免重新获取,提高数据传输效率。

    一种数据传输方法、系统、装置及存储介质

    公开(公告)号:CN114827234B

    公开(公告)日:2024-09-06

    申请号:CN202210466741.3

    申请日:2022-04-29

    Abstract: 本申请公开了一种数据传输方法、系统、装置及存储介质,应用于通信技术领域,该数据传输方法应用于请求端中时,包括:请求端QP装置向应答端应答器发送命令数据包;请求端应答器接收应答端QP装置发送的针对命令数据包的读请求数据包;请求端应答器解析读请求数据包,确定出待传输数据,并将确定出的待传输数据发送至应答端QP装置;请求端QP装置接收应答端应答器发送的,表示命令数据包执行完毕的命令响应数据包。应用本申请的方案,不需要建立连接过程便可以进行数据传输,因此可以大幅降低数据传输的总体延迟时间,也减少了对网卡硬件资源的需求。

    一种应用于服务器的加速卡设置方法、装置及介质

    公开(公告)号:CN114780241A

    公开(公告)日:2022-07-22

    申请号:CN202210469708.6

    申请日:2022-04-30

    Abstract: 本发明公开了一种应用于服务器的加速卡设置方法,装置及介质,适用于服务器技术领域。若确定出服务器当前所需的算力支持的数据超过服务器当前加速卡所能提供的算力支持的数据,则向加速卡资源池内申请对应的目标加速卡;将目标加速卡的IP地址发送至服务器;根据IP地址建立服务器与目标加速卡的通信连接以便目标加速卡投入服务器的算力支持服务中。当前服务器的加速卡较少,可以根据算力支持进行调用加速卡,避免现有的算力较少需要寻找算力支持较大的服务器进而迁移整个软件环境导致的维护成本高的问题。不需要改变自身软件环境,实现动态申请加速卡,节省维护成本,从而提高服务器的算力能力。

    一种数据传输方法、装置、设备及存储介质

    公开(公告)号:CN113746754A

    公开(公告)日:2021-12-03

    申请号:CN202110866023.0

    申请日:2021-07-29

    Abstract: 本发明公开了一种数据传输方法、装置、设备及存储介质;在本方案中,主机设备及FPGA加速设备在向对方发送数据时,不仅仅需要发送当前待发送的数据,还需要发送历史数据,通过该方式,可以使得主机设备和FPGA加速设备在传输数据时,就算出现超时和丢包现象,也可以从后续发送的命令组及命令反馈组中的历史命令及历史命令反馈中获取相关数据,避免重新获取,提高数据传输效率。

    一种人工智能模型的训练方法、装置、设备及介质

    公开(公告)号:CN116610607A

    公开(公告)日:2023-08-18

    申请号:CN202310573574.7

    申请日:2023-05-19

    Inventor: 刘俊 岳龙 王彦伟

    Abstract: 本申请公开了一种人工智能模型的训练方法、装置、设备及介质,属于人工智能技术领域,该方法包括:当要对人工智能模型进行训练时,则基于计算快速链路通信协议将中央处理器的内存中人工智能模型的模型参数发送至图形处理器的显存;利用计算快速链路高速缓存协议将内存中的待训练参数发送至图形处理器的高速缓冲存储器,以使图形处理器对待训练参数进行更新,并将更新后的待训练参数发送至内存;重复执行将内存中的待训练参数发送至图形处理器的高速缓冲存储器,以使图形处理器对待训练参数进行更新的步骤,直至人工智能模型收敛。通过该方法不仅可以极大的提高在对人工智能模型进行训练时的效率,而且,也可以提高人工智能模型的数据训练规模。

    一种FPGA加速板卡及其行情数据处理方法

    公开(公告)号:CN114328348B

    公开(公告)日:2024-12-27

    申请号:CN202111552899.4

    申请日:2021-12-17

    Abstract: 本申请提供一种FPGA加速板卡,包括:网络接口,用于接收交易所行情数据;CAM表,用于存储证券代码和行情存储地址的映射关系;与网络接口和报文缓冲区均相连,并包含内置量化交易算法的RISC‑V处理器,用于解析交易所行情数据,得到行情信息、交易信息和包含证券代码的委托信息;当检测到交易时,根据委托信息中的委托信息记录号查询委托价格;并根据委托价格和行情存储地址计算最新市场行情信息,并输出最新市场行情信息。申请利用FPGA低延迟特性及RISC‑V开源、指令集可扩展等特性,高了金融交易行情的重构效率。本申请还提供一种行情数据处理方法,具有上述有益效果,此处不再赘述。

    自然语言处理任务执行方法、装置、设备、系统、介质

    公开(公告)号:CN118520849A

    公开(公告)日:2024-08-20

    申请号:CN202411001899.9

    申请日:2024-07-25

    Abstract: 本发明公开了一种自然语言处理任务执行方法、装置、设备、系统、介质,应用于人工智能技术领域。方法包括为自然语言模型各注意力头设置标识其是否被保留的掩码参数。基于自然语言模型的各注意力头对应一个待训练辅助参数,生成头选择标记网络,利用自然语言训练样本数据集训练自然语言模型的过程中,同时训练头选择标记网络,基于训练好的头选择标记网络确定各注意力头的掩码参数;基于各掩码参数确定自然语言模型相对应的注意力头是被保留还是被删减,并利用删减后的自然语言模型执行自然语言处理任务。本发明可以解决相关技术影响模型性能且需要额外硬件支持的问题,无需额外硬件支持便可部署在计算资源能力有限的硬件上执行自然语言处理任务。

    一种FPGA加速板卡及其行情数据处理方法

    公开(公告)号:CN114328348A

    公开(公告)日:2022-04-12

    申请号:CN202111552899.4

    申请日:2021-12-17

    Abstract: 本申请提供一种FPGA加速板卡,包括:网络接口,用于接收交易所行情数据;CAM表,用于存储证券代码和行情存储地址的映射关系;与网络接口和报文缓冲区均相连,并包含内置量化交易算法的RISC‑V处理器,用于解析交易所行情数据,得到行情信息、交易信息和包含证券代码的委托信息;当检测到交易时,根据委托信息中的委托信息记录号查询委托价格;并根据委托价格和行情存储地址计算最新市场行情信息,并输出最新市场行情信息。申请利用FPGA低延迟特性及RISC‑V开源、指令集可扩展等特性,高了金融交易行情的重构效率。本申请还提供一种行情数据处理方法,具有上述有益效果,此处不再赘述。

    一种数据处理方法、装置、设备及介质

    公开(公告)号:CN116644010A

    公开(公告)日:2023-08-25

    申请号:CN202310686129.1

    申请日:2023-06-09

    Abstract: 本发明公开了一种数据处理方法、装置、设备及介质,应用于数据处理技术领域,包括:基于为第一从设备分配的总线地址空间,并通过第一高速串行计算机扩展总线标准链路将待处理数据写入所述第一从设备的存储部件,以便所述第一从设备对所述待处理数据进行处理,得到结果数据;获取所述第一从设备发送的所述结果数据;确定所述结果数据的目的地址,若所述目的地址指向第二从设备的存储空间,则通过第二高速串行计算机扩展总线标准链路将所述结果数据写入所述第二从设备的存储部件。现有技术中存在数据传输过程通信延时较高,并且硬件资源开销大的问题。本发明能够降低跨节点通信时延以及硬件资源开销。

    一种物理内存分配方法、装置、设备及存储介质

    公开(公告)号:CN116431340A

    公开(公告)日:2023-07-14

    申请号:CN202310334363.8

    申请日:2023-03-30

    Abstract: 本申请公开了一种物理内存分配方法、装置、设备及存储介质,涉及计算机技术领域,包括:读取异构加速器写入预设地址上的物理内存信息;利用所述物理内存信息配置操作系统的系统启动项;在所述操作系统启动时,根据所述异构加速器的设备信息依次分配所述异构加速器所需的物理地址连续的内存块。本申请读取异构加速器所需的物理内存信息,并将该内存信息配置到系统启动项中,在操作系统启动时,可以将异构加速器所需的内存块提前分配出来,再分配划分其他内存空间,从而能够提升异构加速器使用内存的效率,减少软硬件设计复杂度。

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