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公开(公告)号：CN119542269A
公开(公告)日：2025-02-28
申请号：CN202411142221.2
申请日：2024-08-20
Applicant: 富士电机株式会社
IPC: H01L23/31 , H01L23/48 , H01L23/485 , H01L23/495
Abstract: 本发明提供一种半导体装置，容易小型化，并且能够抑制品质的下降。具备：第一半导体芯片和第二半导体芯片，所述第一半导体芯片和第二半导体芯片彼此分离地设置，所述第一半导体芯片和第二半导体芯片各自具有上表面侧的第一主电极和下表面侧的第二主电极；以及印刷电路板，其设置于第一半导体芯片及第二半导体芯片的周围，具有多层的布线层和设置于多层的布线层之间的绝缘层，所述多层的布线层包括最上层的第一布线层和最下层的第二布线层，所述第一布线层经由连接构件来与第一半导体芯片的第一主电极电连接，所述第二布线层经由通路来与第一布线层电连接，并且所述第二布线层与第二半导体芯片的第二主电极电连接。
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公开(公告)号：CN117240054A
公开(公告)日：2023-12-15
申请号：CN202310427669.8
申请日：2023-04-20
Applicant: 富士电机株式会社
Abstract: 本发明提供一种半导体装置，能够在搭载有缓冲电路的半导体装置中对因功率半导体元件的发热引起的可靠性的降低以及伴随长布线化的缓冲效果的降低分别进行抑制。具备：绝缘电路基板；半导体芯片，其配置于绝缘电路基板上；第一外部连接端子，其配置于绝缘电路基板上；中继端子，其配置于绝缘电路基板上；印刷电路板，其配置于半导体芯片的上方，与第一外部连接端子及中继端子连接；以及缓冲电路，其配置于印刷电路板上，缓冲电路的一端经由印刷电路板来与第一外部连接端子连接，缓冲电路的另一端经由印刷电路板来与中继端子连接。
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公开(公告)号：CN115483196A
公开(公告)日：2022-12-16
申请号：CN202210613014.5
申请日：2022-05-31
Applicant: 富士电机株式会社
Abstract: 本发明提供一种半导体装置，能够减弱搭载有功率半导体元件的半导体装置内的布线的寄生电感。具备：绝缘电路基板，其在上表面侧具有导电板；半导体芯片，其搭载在导电板上；印刷电路板，其设置在半导体芯片的上方，并与半导体芯片电连接；第一外部连接端子其与导电板电连接，并向导电板的上方延伸；第一导电块，其包围第一外部连接端子的外周，并且被设置成与第一外部连接端子绝缘；以及密封构件，其将半导体芯片、印刷电路板和第一导电块密封。
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