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公开(公告)号：CN1916961B
公开(公告)日：2010-10-06
申请号：CN200610121549.1
申请日：2006-08-22
Applicant: 威盛电子股份有限公司
IPC: G06T1/20
CPC classification number: G06T1/20
Abstract: 一种图形处理单元，于接收到指令时，中断处理第一上下文和初始处理第二上下文，指令处理器通过通信途径从指令处理器传送中断信号至多个流水线处理区块。对应于中断上下文的尾端的代符，从指令处理器依序传送至第一流水线处理区块以及其他流水线处理区块。各流水线处理区块根据接收的中断信号丢弃有关于存储器单元的内容直到代符到达为止。而与第二上下文有关的数据会经由图形流水线在代符之后传送。
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公开(公告)号：CN100538736C
公开(公告)日：2009-09-09
申请号：CN200610121550.4
申请日：2006-08-22
Applicant: 威盛电子股份有限公司
IPC: G06T1/20
CPC classification number: G06T15/005 , G06F9/461 , G06T1/20
Abstract: 当图形处理单元GPU处理一上下文时，图形处理单元接收来自中央处理器CPU的一中断指令或内部中断事件，GPU存储第一上下文至存储器并记录第一上下文的中断点，之后，图形处理器从存储器载入第二上下文至图形处理器，并执行第二上下文，在第二上下文完成后，假如中断指令指向回存第一上下文，图形处理器从存储器中提取第一上下文并回存至之前中断点，之后，图形处理器处理第一上下文的剩余部分从中断点到第一上下文的最后部分。
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公开(公告)号：CN101221664A
公开(公告)日：2008-07-16
申请号：CN200810007175.X
申请日：2008-02-02
Applicant: 威盛电子股份有限公司
CPC classification number: G06T15/005
Abstract: 本发明提供一种图形处理单元及图形处理方法、处理器，绘图管线的一处理器可将一绘图图元输入流转换成一预定绘图图元输出流，该处理器辨识接收到的该绘图图元输入流内的一预定序列图样，并判断该辨识序列图样是否可转换成该多个绘图图元输出流之一，如果可以，处理器找出该辨识序列图样内的多个顶点，并将该顶点重排成一预定输出图样，之后，处理器输出该预定输出图样给一个或多个图形处理元件。本发明所述的图形处理单元及图形处理方法、处理器，可在降低图形处理单元管线的制造成本的同时又保有原来的处理效率。
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公开(公告)号：CN101034469A
公开(公告)日：2007-09-12
申请号：CN200610137496.2
申请日：2006-10-26
Applicant: 威盛电子股份有限公司
IPC: G06T1/20
CPC classification number: G06F9/542 , G06F9/3879 , G06F9/485 , G06F9/526 , G06T1/20
Abstract: 一种根据信号及符记用以同步进行数据处理的绘图管线具有至少四种组件：第一组件具有一输入端及一输出端，当从该输入端接收到符记、发生内部事件或从一输入路径上接收到一信号时，该第一组件将输出符记或接线信号；第二组件具有一输入端及多个输出端，当从该输入端接收到符记、发生内部事件或从一输入路径上接收到信号时，该第二组件通过一输出端输出符记或接线信号；第三组件具有多个输入端及一输出端，当从一输入端接收到符记、发生内部事件或从一输入路径接收到信号时，该第三组件通过该输出端输出符记或接线信号；第四组件具有多个输入端及多个输出端，并且兼具有第三及第四组件的功能。
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公开(公告)号：CN1983326A
公开(公告)日：2007-06-20
申请号：CN200610136593.X
申请日：2006-10-26
Applicant: 威盛电子股份有限公司
IPC: G06T1/20
CPC classification number: G06F9/542 , G06F9/3879 , G06F9/485 , G06F9/526 , G06T1/20
Abstract: 一种于一应用程序及一绘图管线组件间的高阶同步方法，于此方法中，一特定组件接收中央处理单元输出的输入流内的应用程序指令，特定组件可为命令流处理器，命令流处理器的第一部分耦接至绘图管线内的次一组件，而第二部分则耦接至绘图管线内的多个组件，从该第一部分传送与应用程序指令相关的命令至绘图管线内的次一组件或其它与其耦接的组件，在接收及执行该命令之后，藉由反馈路径将应答讯息传送至命令流处理器的第二部分，命令流处理器能接收及执行的应用程序指令有检查表面错误指令、陷阱中断指令、等候指令、信号指令、暂停指令、浏览指令、触发指令等。
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Patent Agency Ranking
公开(公告)号：CN1549345A
公开(公告)日：2004-11-24
申请号：CN200410032600.2
申请日：2004-04-16
Applicant: 威盛电子股份有限公司
CPC classification number: G06F1/3203 , H03K19/0008
Abstract: 一种能够在不造成电力浪涌的前提下用以管理逻辑模组的使用电力损耗的方法及其装置。本发明使用一第一逻辑模组与一第二逻辑模组以分别回应一第一脉冲信号与一第二脉冲信号并据以执行一指令。当接收到指令时，上述的第一逻辑模组开始执行操作并指出其本身是处于忙碌状态。经过一第一延迟后，上述的第二逻辑模组开始执行操作并指出其本身是处于忙碌状态。当上述的第一逻辑模组与第二逻辑模组皆完成其操作执行动作且系统中无新的有效指令存在时，停止忙碌指示信号并接着经过一第二延迟后停止上述的第一脉冲信号；接着再经过一第三延迟后，停止上述的第二脉冲信号。上述的第一、第二以及第三延迟是为可程序的，以避免于个别模组中造成电力浪涌。
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公开(公告)号：CN101174330B
公开(公告)日：2011-04-13
申请号：CN200410005540.5
申请日：2004-02-11
Applicant: 威盛电子股份有限公司
IPC: G06T19/20
Abstract: 一种三维图形中顶点重新排序的方法及装置。该方法的绘图基本图形的顶点是以一环形的次序获得，但顶点的位置在环形次序中为任意。这些顶点包含相关于一原点的坐标。一比较逻辑在每一顶点坐标上运作，以决定何者为最小顶点。一旦此最小顶点已知，则这些顶点会被移动至适当的次序，并且最小顶点会在最低次序的位置，而在环形次序中的下一顶点则位于下一位置，依此类推。该方法的装置用来储存这些经过重新排序后的顶点信息，因此使得每一顶点的次序以参数形态保存。
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公开(公告)号：CN100392585C
公开(公告)日：2008-06-04
申请号：CN200410033461.5
申请日：2004-04-08
Applicant: 威盛电子股份有限公司
IPC: G06F9/38
CPC classification number: G06F9/3851 , G06F9/3824 , G06F9/3838
Abstract: 一种动态指令相依性监视及控制的方法与系统。该方法于一较佳实施例中，当一目的操作数为一暂存器时，则一指令之目的操作数识别储存于一对暂存器识别/执行绪控制识别管线中；并且，一指令的各来源操作数在对照该识别而被核对后，会储存于一组暂存器识别/执行绪控制识别管线中。当一来源操作数与一储存于该组暂存器识别/执行绪控制识别管线中的识别相符合时，则算术逻辑单元不执行该指令，直至该符合的该识别在管线中已不再符合。
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公开(公告)号：CN1307557C
公开(公告)日：2007-03-28
申请号：CN200410005295.8
申请日：2004-02-18
Applicant: 威盛电子股份有限公司
Inventor： 黄锡霖
IPC: G06F12/02
CPC classification number: G06F5/10
Abstract: 本发明公开了一种动态控制先进先出内存存取流程的方法及系统。该先进先出(FIFO)内存存取流程数据流动态控制电路检测一先进先出(FIFO)内存中一或多个丢弃项、取得该下一有效读取指针的地址、并在下一读取动作进行时自该取得的地址进行读取。也因此借着将读取地址跳至下一有效数据项而不读取丢弃的数据项，以节省读取周期。
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公开(公告)号：CN1305000C
公开(公告)日：2007-03-14
申请号：CN200410032600.2
申请日：2004-04-16
Applicant: 威盛电子股份有限公司
CPC classification number: G06F1/3203 , H03K19/0008
Abstract: 一种能够在不造成电力浪涌的前提下用以管理逻辑电路的使用电力损耗的方法及其装置。本发明使用一第一逻辑电路与一第二逻辑电路以分别回应一第一脉冲信号与一第二脉冲信号并据以执行一指令。当接收到指令时，上述的第一逻辑电路开始执行操作并指出其本身是处于忙碌状态。经过一第一延迟后，上述的第二逻辑电路开始执行操作并指出其本身是处于忙碌状态。当上述的第一逻辑电路与第二逻辑电路皆完成其操作执行动作且系统中无新的有效指令存在时，停止忙碌指示信号并接着经过一第二延迟后停止上述的第一脉冲信号；接着再经过一第三延迟后，停止上述的第二脉冲信号。上述的第一、第二以及第三延迟是为可编程的，以避免于个别逻辑电路中造成电力浪涌。
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