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公开(公告)号：CN106776104B
公开(公告)日：2020-04-03
申请号：CN201610994244.5
申请日：2016-11-11
Applicant: 大唐微电子技术有限公司 , 大唐半导体设计有限公司
Abstract: 一种快闪记忆体(Nand Flash)控制器和终端以及控制Nand Flash的方法和装置，包括：第一寄存器，第三寄存器，Nand Flash状态机电路，用于解析第一寄存器中的命令，当解析得到的命令为写入命令时，将第三寄存器中需要写入Nand Flash的数据写入双口随机存取存储器DPRAM信号输入输出电路中，并写入Nand Flash中；在将第二预设长度的数据写入Nand Flash后，读取ECC产生模块中的寄存器组中的冗余码写入到Nand Flash中；DPRAM信号输入输出电路，用于存储Nand Flash状态机电路写入的数据；ECC产生模块包括编码子模块和寄存器组；编码子模块，用于在Nand Flash状态机电路将DPRAN信号输入输出电路中需要写入Nand Flash的数据写入Nand Flash的过程中，根据预先配置的纠错能力对需要写入Nand Flash的数据进行编码运算得到冗余码，并存入寄存器组。
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公开(公告)号：CN102692563B
公开(公告)日：2015-06-17
申请号：CN201210156889.3
申请日：2012-05-18
Applicant: 大唐微电子技术有限公司
IPC: G01R23/15
Abstract: 本发明提供了一种时钟频率检测器。涉及数字电路领域；解决了模拟电路成本高、不易于移植的问题。该时钟频率检测器包括：用于二分频的分频器，该分频器以待检测时钟为输入，该分频器的输出连接至将所述待检测时钟采样至参考时钟域的采样器；所述将所述待检测时钟采样至参考时钟域的采样器的输出连接至对参考时钟域的待检测时钟进计数的待检测时钟计数器。本发明提供的技术方案适用于ASIC电路，实现了低成本易于移植的数字电路时钟频率检测器。
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公开(公告)号：CN106444966B
公开(公告)日：2019-06-04
申请号：CN201610876690.6
申请日：2016-09-30
Applicant: 大唐微电子技术有限公司 , 大唐半导体设计有限公司
IPC: G06F1/14
Abstract: 本发明公开了一种实时时钟RTC调整装置及方法，所述装置包括：调整模块，用于根据秒时钟周期调整参数，调整所述RTC的秒时钟计数生成器的秒时钟周期；补偿模块，用于根据32K时钟补偿参数，补偿所述RTC的秒时钟计数生成器的32K时钟；其中，所述秒时钟周期调整参数和32K时钟补偿参数，是根据所述RTC的时钟信息计算得到的。本发明提供的实时时钟RTC调整装置及方法，采用数字电路方式实现对RTC计时精度的精确调整，硬件电路面积小、功耗低，并且可以根据需要对RTC精度进行任意调整。
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公开(公告)号：CN105067993B
公开(公告)日：2017-12-26
申请号：CN201510383306.4
申请日：2015-07-02
Applicant: 大唐微电子技术有限公司 , 大唐半导体设计有限公司
IPC: G01R31/317
Abstract: 本发明公开了一种用于片上系统SOC芯片的测试方法和系统，包括：为整个SOC芯片输入一路测试复位信号和一路捕获使能信号。为每个需要进行测试的一个或多个测试部分分别输入一路测试时钟信号和一路或多路测试数据输入信号，并在每个需要进行测试的一个或多个测试部分分别接收一路或多路测试数据输出信号，其中，测试数据输入信号与测试数据输出信号一一相对；测试部分是预先拆分SOC芯片得到的。通过本发明的方案，能够使得同一款SOC芯片在不同的应用领域下，进行针对性的部分测试，有效的缩短了测试时间及测试成本。
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公开(公告)号：CN106776104A
公开(公告)日：2017-05-31
申请号：CN201610994244.5
申请日：2016-11-11
Applicant: 大唐微电子技术有限公司 , 大唐半导体设计有限公司
Abstract: 一种快闪记忆体(Nand Flash)控制器和终端以及控制Nand Flash的方法和装置，包括：第一寄存器，第三寄存器，Nand Flash状态机电路，用于解析第一寄存器中的命令，当解析得到的命令为写入命令时，将第三寄存器中需要写入Nand Flash的数据写入双口随机存取存储器DPRAM信号输入输出电路中，并写入Nand Flash中；在将第二预设长度的数据写入Nand Flash后，读取ECC产生模块中的寄存器组中的冗余码写入到Nand Flash中；DPRAM信号输入输出电路，用于存储Nand Flash状态机电路写入的数据；ECC产生模块包括编码子模块和寄存器组；编码子模块，用于在Nand Flash状态机电路将DPRAN信号输入输出电路中需要写入Nand Flash的数据写入Nand Flash的过程中，根据预先配置的纠错能力对需要写入Nand Flash的数据进行编码运算得到冗余码，并存入寄存器组。
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Patent Agency Ranking
公开(公告)号：CN104459519A
公开(公告)日：2015-03-25
申请号：CN201410742834.X
申请日：2014-12-05
Applicant: 大唐微电子技术有限公司
IPC: G01R31/28
Abstract: 本发明公开一种芯片安全测试方法及装置，上述方法包括以下步骤：当芯片处于测试模式时，判断芯片熔丝是否处于物理连接状态，芯片测试标志字是否写入；若所述芯片熔丝处于物理连接状态，且所述芯片测试标志字未写入，根据输入的命令字进入相应的测试项，在所有测试项均测试完成后，写入所述芯片测试标志字。本发明公开的芯片安全测试方法及装置，能够提高现有技术中芯片测试模式的安全性。
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公开(公告)号：CN113076277A
公开(公告)日：2021-07-06
申请号：CN202110331636.4
申请日：2021-03-26
Applicant: 大唐微电子技术有限公司
Inventor： 赵红敏
Abstract: 本文公开一种实现流水线调度的方法、装置、计算机存储介质及终端，本发明实施例流水级不对齐时，获取流水线运算数据的各流水级的运行时间信息；根据获取的各流水级的运行时间信息调整一个以上流水级的运行时钟频率，以实现流水级对齐。实现了实时的流水线的自动调度，降低了流水线的功率消耗，提升了流水线的传输带宽和运行效率。
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公开(公告)号：CN106707139B
公开(公告)日：2019-06-04
申请号：CN201710001838.6
申请日：2017-01-03
Applicant: 大唐微电子技术有限公司 , 大唐半导体设计有限公司
IPC: G01R31/28
Abstract: 本发明公开了一种扫描链测试装置及实现方法，所述扫描链测试装置，包括扫描链逻辑电路，还包括输入解密模块和输出加密模块，所述输入解密模块用于对输入的加密数据进行解密，将解密后的数据输入至所述扫描链逻辑电路；所述输出加密模块用于对所述扫描链逻辑电路的输出数据进行加密并输出。本发明实施例通过对扫描链测试电路输入和输出的数据进行解密/加密，实现扫描链测试功能正确的同时，也保证了芯片内部数据的安全。而且，本发明实施例能更全面的把集成电路所有内部数据都加入安全保护内，具有更广泛的测试覆盖能力和安全覆盖能力。
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公开(公告)号：CN106227676B
公开(公告)日：2019-04-19
申请号：CN201610843053.9
申请日：2016-09-22
Applicant: 大唐微电子技术有限公司 , 大唐半导体设计有限公司
IPC: G06F12/0877
Abstract: 本发明公开了高速缓存以及从高速缓存中读取数据的方法和装置，高速缓存包括多个高速缓存行以及位于各个高速缓存行末尾的扩展存储空间，位于上一高速缓存行末尾的扩展存储空间中存储有位于下一高速缓存行开头的预设长度的数据，所述方法包括：根据主存地址中的索引域的取值，确定对应的高速缓存行，读取与确定出的高速缓存行对应的标签信息；当读取到的标签信息与主存地址中的标签域的取值相等时，根据主存地址中的偏移域的取值，从确定出的高速缓存行，或者确定出的高速缓存行以及位于高速缓存行末尾的扩展存储空间中读取数据，并将读取到的数据返回给中央处理器。本发明避免了取指令错误，提高了Cache命中率。
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公开(公告)号：CN104950251B
公开(公告)日：2017-12-26
申请号：CN201510383275.2
申请日：2015-07-02
Applicant: 大唐微电子技术有限公司 , 大唐半导体设计有限公司
IPC: G01R31/317
Abstract: 本发明公开了一种片上系统SOC芯片的时钟网络系统，包括：外部时钟输入模块为SOC芯片上的各功能模块提供外部时钟。系统时钟源发出原始时钟，并将其发送至倍频器生成高频时钟。多路测试时钟分别与各功能模块相连，在测试使能信号有效时，根据捕获使能信号控制各功能模块的测试时钟数据的输入或测试结果的输出。时钟选择器在测试使能信号无效时根据系统寄存器的配置信息，选择原始时钟或者高频时钟为各功能模块提供工作时钟；或者采用外部时钟为各功能模块提供工作时钟；并在测试使能信号有效时，为各功能模块提供各模块的测试时钟数据。通过本发明的方案，能够进行针对性的部分测试，有效缩短测试时间及测试成本。
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