公开(公告)号：CN110416287A

公开(公告)日：2019-11-05

申请号：CN201910618158.8

申请日：2019-07-10

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 张卫 ,  王晨 ,  田梓良 ,  何振宇 ,  顾正豪 ,  李涵 ,  甘露荣 ,  陈琳 ,  孙清清

IPC: H01L29/10 ,  H01L29/16 ,  H01L29/36 ,  H01L21/336 ,  H01L27/108

Abstract: 本发明属于半导体技术领域，具体为一种外延TFET沟道的半浮栅晶体管及其制备方法。本发明的半浮栅晶体管包括：衬底，具有第一掺杂类型，并有第二掺杂类型的重掺杂区；第一栅氧化层，部分覆盖重掺杂区；轻掺杂硅层，在重掺杂区表面上并延伸覆盖部分第一栅氧化层；第一多晶硅层，具有第一掺杂类型，在第一栅氧化层上，并覆盖部分所述轻掺杂硅层；第二栅氧化层，在第一多晶硅层和轻掺杂硅层上；第二多晶硅层，具有第二掺杂类型，在第二栅氧化层上；栅极侧墙；源区和漏区，在衬底中、栅极侧墙两侧。本发明提高了沟道和漏端电场随位置变化的斜率，使得TFET的隧穿从点隧穿变为面隧穿，从而大大提高半浮栅晶体管的隧穿几率，提高器件的速度。

公开(公告)号：CN113707606A

公开(公告)日：2021-11-26

申请号：CN202111078992.6

申请日：2021-09-15

Applicant: 复旦大学

Inventor： 朱颢 ,  刘浩 ,  顾正豪 ,  陈琳 ,  孙清清

IPC: H01L21/8234 ,  H01L27/088 ,  H03K19/0944 ,  H03K19/20

Abstract: 本发明公开一种基于晶圆级二维材料的反相器、制备方法及逻辑电路。采用原子层沉积法生长大面积且电学性能优异的二维材料薄膜，以此作为沟道，采用两个晶体管直接耦合的结构设计了反相器，并构建了NAND，NOR，AND，OR等逻辑电路。以上逻辑电路均能实现准确的布尔逻辑运算，其中反相器的电压增益在驱动电压为4V时可达到4以上，并能实现50Hz的翻转响应频率。

公开(公告)号：CN110416085A

公开(公告)日：2019-11-05

申请号：CN201910618159.2

申请日：2019-07-10

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 张卫 ,  王晨 ,  田梓良 ,  何振宇 ,  顾正豪 ,  李涵 ,  甘露荣 ,  陈琳 ,  孙清清

IPC: H01L21/336 ,  H01L29/10 ,  H01L29/161 ,  H01L29/788

Abstract: 本发明属于半导体技术领域，具体为一种SiGe沟道结构的半浮栅晶体管及其制作方法。本发明的半浮栅晶体管包括：衬底；SiGe层，衬底上的SiGe层；衬底中的U型槽；第一栅极叠层，包括第一栅氧化层和第一多晶硅层，第一栅氧化层覆盖U型槽的表面并部分覆盖SiGe层，在SiGe层形成开口，第一多晶硅层覆盖第一栅介质层，在开口处与SiGe层相接触；第二栅极叠层，包括第二栅氧化层和第二多晶硅层，第二栅氧化层覆盖第一多晶硅层和部分SiGe层，第二多晶硅层覆盖第二栅氧化层；栅极侧墙，以及源区和漏区。本发明通过改变沟道材料为SiGe，提高了电子和空穴的迁移率，提高了半导体存储器的速度，并克服了器件微缩带来的短沟道效应。

公开(公告)号：CN110416084A

公开(公告)日：2019-11-05

申请号：CN201910618157.3

申请日：2019-07-10

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 张卫 ,  王晨 ,  田梓良 ,  何振宇 ,  顾正豪 ,  李涵 ,  甘露荣 ,  陈琳 ,  孙清清

IPC: H01L21/336 ,  H01L29/788 ,  H01L29/423 ,  H01L29/51

Abstract: 本发明属于集成电路制造技术领域，具体为一种高K/金属栅结构的半浮栅晶体管及其制备方法。本发明制备方法包括：在P型衬底的上部形成N型轻掺杂区；在轻掺杂区中刻蚀形成U型槽；在衬底表面以及U型槽表面形成栅氧化层；刻蚀所述栅氧化层；沉积栅极多晶硅层，对栅极多晶硅层进行P型离子注入并退火激活；刻蚀栅极多晶硅层；形成高K介质层；在高K介质层上沉积金属栅；定义源区和漏区的位置，对金属栅、高K介质层、栅极多晶硅层以及栅氧化层分别进行刻蚀；生长栅极侧墙；对源区、漏区进行自对准N型离子注入，并退火激活。本发明的采用高K/金属栅结构，减小了栅介质层的量子隧穿效应，改善了半浮栅晶体管的栅极漏电及其引起的功耗。

公开(公告)号：CN113774356A

公开(公告)日：2021-12-10

申请号：CN202111078973.3

申请日：2021-09-15

Applicant: 复旦大学

Inventor： 朱颢 ,  顾正豪 ,  陈琳 ,  孙清清

IPC: C23C16/30 ,  C23C16/455 ,  C23C16/56

Abstract: 本发明公开一种晶圆级二维材料生长方法。以五氯化钼和六甲基二硅硫烷作为反应前驱体，通过控制原子层沉积工艺参数，使衬底交替暴露在五氯化钼和六甲基二硅硫烷的气体脉冲下，气体在衬底表面吸附并进行化学反应形成厚度精确可控的晶圆级MoS2薄膜；之后进行退火处理。本方法可以实现4英寸晶圆级大面积二硫化钼生长，并且基于此薄膜制备的器件开关比达到106，载流子迁移率为10cm2V‑1s‑1以上。

公开(公告)号：CN110416287B

公开(公告)日：2020-10-30

申请号：CN201910618158.8

申请日：2019-07-10

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 张卫 ,  王晨 ,  田梓良 ,  何振宇 ,  顾正豪 ,  李涵 ,  甘露荣 ,  陈琳 ,  孙清清

IPC: H01L29/10 ,  H01L29/16 ,  H01L29/36 ,  H01L21/336 ,  H01L27/108

Abstract: 本发明属于半导体技术领域，具体为一种外延TFET沟道的半浮栅晶体管及其制备方法。本发明的半浮栅晶体管包括：衬底，具有第一掺杂类型，并有第二掺杂类型的重掺杂区；第一栅氧化层，部分覆盖重掺杂区；轻掺杂硅层，在重掺杂区表面上并延伸覆盖部分第一栅氧化层；第一多晶硅层，具有第一掺杂类型，在第一栅氧化层上，并覆盖部分所述轻掺杂硅层；第二栅氧化层，在第一多晶硅层和轻掺杂硅层上；第二多晶硅层，具有第二掺杂类型，在第二栅氧化层上；栅极侧墙；源区和漏区，在衬底中、栅极侧墙两侧。本发明提高了沟道和漏端电场随位置变化的斜率，使得TFET的隧穿从点隧穿变为面隧穿，从而大大提高半浮栅晶体管的隧穿几率，提高器件的速度。

公开(公告)号：CN110416086A

公开(公告)日：2019-11-05

申请号：CN201910618213.3

申请日：2019-07-10

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 张卫 ,  王晨 ,  李涵 ,  田梓良 ,  何振宇 ,  顾正豪 ,  甘露荣 ,  陈琳 ,  孙清清

IPC: H01L21/336 ,  H01L29/788 ,  H01L29/423 ,  H01L29/06 ,  H01L21/265 ,  H01L21/324

Abstract: 本发明属于半导体技术领域，具体为一种FD-SOI结构的半浮栅晶体管及其制备方法。晶体管包括：SOI衬底，SOI衬底内具有第一类型掺杂区和第二类型的轻掺杂区，两区相互邻接；第一栅极叠层，包括第一栅氧化层和第一多晶硅层，第一栅氧化层覆盖第一类型掺杂区，并部分覆盖轻掺杂区，第一多晶硅层具有第一掺杂类型，覆盖第一栅氧化层，并延伸至轻掺杂区，与之相接触；第二栅极叠层，包括第二栅氧化层和第二多晶硅层，形成在第一多晶硅层上；栅极侧墙，形成在第一栅极叠层和第二栅极叠层两侧；源区和漏区，形成在半导体衬底中、第一、第二栅极叠层两侧。本发明的寄生电容更小，漏电流更低，器件的运行速度更快；此外还消除了闩锁效应。