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公开(公告)号：CN110416287B
公开(公告)日：2020-10-30
申请号：CN201910618158.8
申请日：2019-07-10
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L29/10 , H01L29/16 , H01L29/36 , H01L21/336 , H01L27/108
Abstract: 本发明属于半导体技术领域，具体为一种外延TFET沟道的半浮栅晶体管及其制备方法。本发明的半浮栅晶体管包括：衬底，具有第一掺杂类型，并有第二掺杂类型的重掺杂区；第一栅氧化层，部分覆盖重掺杂区；轻掺杂硅层，在重掺杂区表面上并延伸覆盖部分第一栅氧化层；第一多晶硅层，具有第一掺杂类型，在第一栅氧化层上，并覆盖部分所述轻掺杂硅层；第二栅氧化层，在第一多晶硅层和轻掺杂硅层上；第二多晶硅层，具有第二掺杂类型，在第二栅氧化层上；栅极侧墙；源区和漏区，在衬底中、栅极侧墙两侧。本发明提高了沟道和漏端电场随位置变化的斜率，使得TFET的隧穿从点隧穿变为面隧穿，从而大大提高半浮栅晶体管的隧穿几率，提高器件的速度。
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公开(公告)号：CN110416086A
公开(公告)日：2019-11-05
申请号：CN201910618213.3
申请日：2019-07-10
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/788 , H01L29/423 , H01L29/06 , H01L21/265 , H01L21/324
Abstract: 本发明属于半导体技术领域，具体为一种FD-SOI结构的半浮栅晶体管及其制备方法。晶体管包括：SOI衬底，SOI衬底内具有第一类型掺杂区和第二类型的轻掺杂区，两区相互邻接；第一栅极叠层，包括第一栅氧化层和第一多晶硅层，第一栅氧化层覆盖第一类型掺杂区，并部分覆盖轻掺杂区，第一多晶硅层具有第一掺杂类型，覆盖第一栅氧化层，并延伸至轻掺杂区，与之相接触；第二栅极叠层，包括第二栅氧化层和第二多晶硅层，形成在第一多晶硅层上；栅极侧墙，形成在第一栅极叠层和第二栅极叠层两侧；源区和漏区，形成在半导体衬底中、第一、第二栅极叠层两侧。本发明的寄生电容更小，漏电流更低，器件的运行速度更快；此外还消除了闩锁效应。
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公开(公告)号：CN110416085A
公开(公告)日：2019-11-05
申请号：CN201910618159.2
申请日：2019-07-10
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/10 , H01L29/161 , H01L29/788
Abstract: 本发明属于半导体技术领域，具体为一种SiGe沟道结构的半浮栅晶体管及其制作方法。本发明的半浮栅晶体管包括：衬底；SiGe层，衬底上的SiGe层；衬底中的U型槽；第一栅极叠层，包括第一栅氧化层和第一多晶硅层，第一栅氧化层覆盖U型槽的表面并部分覆盖SiGe层，在SiGe层形成开口，第一多晶硅层覆盖第一栅介质层，在开口处与SiGe层相接触；第二栅极叠层，包括第二栅氧化层和第二多晶硅层，第二栅氧化层覆盖第一多晶硅层和部分SiGe层，第二多晶硅层覆盖第二栅氧化层；栅极侧墙，以及源区和漏区。本发明通过改变沟道材料为SiGe，提高了电子和空穴的迁移率，提高了半导体存储器的速度，并克服了器件微缩带来的短沟道效应。
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公开(公告)号：CN110416287A
公开(公告)日：2019-11-05
申请号：CN201910618158.8
申请日：2019-07-10
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L29/10 , H01L29/16 , H01L29/36 , H01L21/336 , H01L27/108
Abstract: 本发明属于半导体技术领域，具体为一种外延TFET沟道的半浮栅晶体管及其制备方法。本发明的半浮栅晶体管包括：衬底，具有第一掺杂类型，并有第二掺杂类型的重掺杂区；第一栅氧化层，部分覆盖重掺杂区；轻掺杂硅层，在重掺杂区表面上并延伸覆盖部分第一栅氧化层；第一多晶硅层，具有第一掺杂类型，在第一栅氧化层上，并覆盖部分所述轻掺杂硅层；第二栅氧化层，在第一多晶硅层和轻掺杂硅层上；第二多晶硅层，具有第二掺杂类型，在第二栅氧化层上；栅极侧墙；源区和漏区，在衬底中、栅极侧墙两侧。本发明提高了沟道和漏端电场随位置变化的斜率，使得TFET的隧穿从点隧穿变为面隧穿，从而大大提高半浮栅晶体管的隧穿几率，提高器件的速度。
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公开(公告)号：CN110416084A
公开(公告)日：2019-11-05
申请号：CN201910618157.3
申请日：2019-07-10
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/788 , H01L29/423 , H01L29/51
Abstract: 本发明属于集成电路制造技术领域，具体为一种高K/金属栅结构的半浮栅晶体管及其制备方法。本发明制备方法包括：在P型衬底的上部形成N型轻掺杂区；在轻掺杂区中刻蚀形成U型槽；在衬底表面以及U型槽表面形成栅氧化层；刻蚀所述栅氧化层；沉积栅极多晶硅层，对栅极多晶硅层进行P型离子注入并退火激活；刻蚀栅极多晶硅层；形成高K介质层；在高K介质层上沉积金属栅；定义源区和漏区的位置，对金属栅、高K介质层、栅极多晶硅层以及栅氧化层分别进行刻蚀；生长栅极侧墙；对源区、漏区进行自对准N型离子注入，并退火激活。本发明的采用高K/金属栅结构，减小了栅介质层的量子隧穿效应，改善了半浮栅晶体管的栅极漏电及其引起的功耗。
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Patent Agency Ranking
公开(公告)号：CN115618936A
公开(公告)日：2023-01-17
申请号：CN202211242840.X
申请日：2022-10-11
Applicant: 上海集成电路制造创新中心有限公司
Abstract: 本发明公开了一种基于柔性衬底的感存算器件及制备方法，包括在柔性衬底上形成并列设置的两个电极，以及形成连接于两个电极之间的功能层，功能层包括连接于两个电极之间的金属氧化物纳米线。本发明通过采用常温化学方法制备基于柔性衬底和金属氧化物纳米线的感存算器件，在物理形态上与生物系统更加兼容，同时避免了柔性衬底在高温条件下容易变形的问题，可以适用于新型可穿戴系统，具有制备方法简便，工艺可与低温的CMOS工艺相兼容，器件电学特性测试简便等优点，有望未来在可穿戴感存算器件制造中获得应用。
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公开(公告)号：CN115618937A
公开(公告)日：2023-01-17
申请号：CN202211242145.3
申请日：2022-10-11
Applicant: 上海集成电路制造创新中心有限公司
Abstract: 本发明公开了一种感存算器件及制备方法，包括在衬底上并列形成第一电极和第二电极，以及形成连接于第一电极和第二电极之间的功能层，功能层由在第一电极表面上形成的第一电极金属的氧化物纳米线和在第二电极表面上形成的第二电极金属的氧化物纳米线组成。本发明通过将基于电极金属的氧化物纳米线所构建的忆阻器与CMOS工艺材料相结合，能够实现具有轻便、易制备等特点的感存算一体神经突触器件，具有较大的应用前景。
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公开(公告)号：CN114944440B
公开(公告)日：2024-03-05
申请号：CN202210693525.2
申请日：2022-06-17
Applicant: 复旦大学
IPC: H01L31/113 , H01L31/032 , H01L31/18 , G06N3/063
Abstract: 本发明公开一种仿生视觉神经突触器件及其制备方法。该仿生视觉神经突触器件包括：衬底，作为栅电极；栅介质层，形成在所述栅电极上；沟道，形成在所述栅介质层上，包括能带相匹配的第一二维半导体薄膜和第二二维半导体薄膜，两者相互邻接且有重叠的区域，形成异质结；源电极和漏电极分别形成在所述沟道两侧，通过光脉冲输入图像信息，利用两种二维半导体薄膜构建的异质结形成的光电响应增强效果，对光电信息进行采集、处理与存储，实现视觉系统的图像处理功能，用于构建感存算一体化的神经形态感知系统。
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公开(公告)号：CN112331773B
公开(公告)日：2023-02-07
申请号：CN202011155925.5
申请日：2020-10-26
Applicant: 复旦大学
Abstract: 本发明公开一种全透明的防水柔性有机忆阻器件及其制备方法。该全透明的防水柔性有机忆阻器件，包括：柔性衬底；底层电极，形成在柔性衬底上；经过低温退火的PEDOT:PSS有机功能层，形成在底层电极上；顶层电极，相互隔离分布在PEDOT:PSS有机功能层上。本发明解决了有机材料器件易受到水的影响而使得器件性能衰减或失效的问题，为有机忆阻器件的防水应用场景提供了可能。
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公开(公告)号：CN115295720A
公开(公告)日：2022-11-04
申请号：CN202210609947.7
申请日：2022-05-31
Applicant: 复旦大学
Abstract: 本发明公开一种太赫兹铁电神经突触器件及其制备方法。该太赫兹铁电神经突触器件包括：衬底；铪基铁电功能层，形成在所述衬底上，呈长条状；电极，形成在所述长条状铪基铁电功能层的两侧，所述电极包括测试区和接触区，所述接触区与所述铁电功能层相接触，所述接触区呈T型状，且其平顶部的延伸方向与所述铁电功能层的延伸方向垂直，在一侧电极施加太赫兹激励，实现高速电畴极化翻转，获得可控的电导调制状态，用于神经形态计算。
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