-
公开(公告)号：CN105893312A
公开(公告)日：2016-08-24
申请号：CN201610187420.4
申请日：2016-03-29
Applicant: 哈尔滨工业大学
IPC: G06F13/42
CPC classification number: G06F13/4282 , G06F2213/0024
Abstract: 一种基于相关系数阈值的串行协议触发IP核及触发数据捕获方法，涉及串行总线分析技术，为了解决满足串行协议触发条件的数据易丢失、不能实时观察总线传输的内容的问题。AXI8位内存映射型从端口一和数据输入缓冲FIFO模块电气连接，数据输入缓冲FIFO模块的输出端连接触发数据捕获器的输入端，触发数据捕获器的输出端连接数据输出缓冲FIFO模块的输入端，数据输出缓冲FIFO模块和AXI8位内存映射型从端口二电气连接；该方法包括触发条件生成步骤、模数转换步骤、序列截取步骤、相关系数计算步骤和触发条件筛选步骤。本发明不会丢失触发条件，能够实时观察总线传输的内容。适用于串行总线协议触发。
-
公开(公告)号：CN105871655B
公开(公告)日：2019-03-29
申请号：CN201610177394.7
申请日：2016-03-24
Applicant: 哈尔滨工业大学
IPC: H04L12/26
Abstract: 一种应用于串行总线分析仪器的波特率估计IP核系统，涉及测试仪器系统的串行总线波特率估计领域。本发明是为了解决现有的对波特率估计方法获得波特率的准确性差、可靠性差、精度低的问题。本发明AXI8位内存映射型从端口S8的串行总线数据信号输出端连数据输入缓冲FIFO模块的串行总线数据信号输入端，数据输入缓冲FIFO模块的串行总线数据信号输出端连波特率估计算法核心控制模块的串行总线数据信号输入端，波特率估计算法核心控制模块的串行总线数据信号输出端连数据输出缓冲FIFO模块的串行总线数据信号输入端，数据输出缓冲FIFO模块的数据信号输出端连AXI8位内存映射型主端口M8的数据信号输入端。它用于获得波特率。
-
公开(公告)号：CN107219843B
公开(公告)日：2019-02-22
申请号：CN201710464008.7
申请日：2017-06-19
Applicant: 哈尔滨工业大学
IPC: G05B23/02
Abstract: 基于任意函数发生器的MIL‑STD‑1553B总线节点的故障信号模拟装置，涉及MIL‑STD‑1553B总线系统的故障测试领域。本发明是为了解决使用专用的MIL‑STD‑1553B定制输出数据产生需要的故障信号从而较全面的测试整个总线系统，通用性差的问题。故障添加模块输入MIL‑STD‑1553B协议组字，在该组字中添加故障信号，该组字生成波形点；任意函数发生器根据波形点输出MIL‑STD‑1553B信号波形给MIL‑STD‑1553B电平适配器；MIL‑STD‑1553B电平适配器将信号转变为电平标准向MIL‑STD‑1553B总线发送消息。它用于模拟总线节点的故障信号。
-
公开(公告)号：CN105634897A
公开(公告)日：2016-06-01
申请号：CN201610195056.6
申请日：2016-03-30
Applicant: 哈尔滨工业大学
CPC classification number: H04L12/40 , H04L43/18 , H04L2012/40215
Abstract: 一种应用于串行总线分析仪器的CAN总线协议解码IP核，解决现有的协议解码技术对传输的数据进行协议解码的准确性和可靠性低的问题。输入接口控制模块中内嵌一个AXI8位内存映射型从端口模块和一个数据输入缓冲FIFO模块，将写入AXI8位内存映射型从端口模块的CAN总线数据读取出来，并存储到数据输入缓冲FIFO模块中；CAN总线协议解码核心控制模块，将读取的CAN总线数据进行解码后，发送至输出接口控制模块；输出接口控制模块中内嵌一个AXI8位内存映射型从端口模块和一个数据输出缓冲FIFO模块，将写入到数据输出缓冲FIFO模块中的解码结果通过AXI8位内存映射型从端口模块读出。用于对CAN总线数据解码。
-
公开(公告)号：CN105634897B
公开(公告)日：2019-03-08
申请号：CN201610195056.6
申请日：2016-03-30
Applicant: 哈尔滨工业大学
Abstract: 一种应用于串行总线分析仪器的CAN总线协议解码IP核，解决现有的协议解码技术对传输的数据进行协议解码的准确性和可靠性低的问题。输入接口控制模块中内嵌一个AXI8位内存映射型从端口模块和一个数据输入缓冲FIFO模块，将写入AXI8位内存映射型从端口模块的CAN总线数据读取出来，并存储到数据输入缓冲FIFO模块中；CAN总线协议解码核心控制模块，将读取的CAN总线数据进行解码后，发送至输出接口控制模块；输出接口控制模块中内嵌一个AXI8位内存映射型从端口模块和一个数据输出缓冲FIFO模块，将写入到数据输出缓冲FIFO模块中的解码结果通过AXI8位内存映射型从端口模块读出。用于对CAN总线数据解码。
-
Patent Agency Ranking
公开(公告)号：CN105893312B
公开(公告)日：2018-09-07
申请号：CN201610187420.4
申请日：2016-03-29
Applicant: 哈尔滨工业大学
IPC: G06F13/42
Abstract: 一种基于相关系数阈值的串行协议触发IP核及触发数据捕获方法，涉及串行总线分析技术，为了解决满足串行协议触发条件的数据易丢失、不能实时观察总线传输的内容的问题。AXI8位内存映射型从端口一和数据输入缓冲FIFO模块电气连接，数据输入缓冲FIFO模块的输出端连接触发数据捕获器的输入端，触发数据捕获器的输出端连接数据输出缓冲FIFO模块的输入端，数据输出缓冲FIFO模块和AXI8位内存映射型从端口二电气连接；该方法包括触发条件生成步骤、模数转换步骤、序列截取步骤、相关系数计算步骤和触发条件筛选步骤。本发明不会丢失触发条件，能够实时观察总线传输的内容。适用于串行总线协议触发。
-
公开(公告)号：CN105893308B
公开(公告)日：2018-09-07
申请号：CN201610195316.X
申请日：2016-03-30
Applicant: 哈尔滨工业大学
Abstract: 一种基于组合逻辑的串行协议触发IP核及触发数据捕获方法，涉及串行总线分析技术，目的是为了满足串行总线协议触发的需求。本发明首先根据用户选择的协议触发分析要求生成触发条件，然后将输入接口控制模块发来的总线模拟数据转换为数字数据，并将该数字数据截取成与触发条件等长度的序列，将这些序列与用户设定的触发条件进行比对，然后按照组合逻辑算法计算所述数据与触发条件的相似度，根据计算结果选择满足触发条件的数据，然后把满足触发条件的数据的首地址发送给数据输出缓冲FIFO模块。本发明提高了串行协议触发的灵活性、准确性以及高效性，适用于示波器、总线分析仪器等现代测试仪器系统对总线数据的分析。
-
公开(公告)号：CN107219843A
公开(公告)日：2017-09-29
申请号：CN201710464008.7
申请日：2017-06-19
Applicant: 哈尔滨工业大学
IPC: G05B23/02
CPC classification number: G05B23/0256
Abstract: 基于任意函数发生器的MIL‑STD‑1553B总线节点的故障信号模拟装置，涉及MIL‑STD‑1553B总线系统的故障测试领域。本发明是为了解决使用专用的MIL‑STD‑1553B定制输出数据产生需要的故障信号从而较全面的测试整个总线系统，通用性差的问题。故障添加模块输入MIL‑STD‑1553B协议组字，在该组字中添加故障信号，该组字生成波形点；任意函数发生器根据波形点输出MIL‑STD‑1553B信号波形给MIL‑STD‑1553B电平适配器；MIL‑STD‑1553B电平适配器将信号转变为电平标准向MIL‑STD‑1553B总线发送消息。它用于模拟总线节点的故障信号。
-
公开(公告)号：CN105893308A
公开(公告)日：2016-08-24
申请号：CN201610195316.X
申请日：2016-03-30
Applicant: 哈尔滨工业大学
CPC classification number: G06F13/4068 , G06F13/4282
Abstract: 一种基于组合逻辑的串行协议触发IP核及触发数据捕获方法，涉及串行总线分析技术，目的是为了满足串行总线协议触发的需求。本发明首先根据用户选择的协议触发分析要求生成触发条件，然后将输入接口控制模块发来的总线模拟数据转换为数字数据，并将该数字数据截取成与触发条件等长度的序列，将这些序列与用户设定的触发条件进行比对，然后按照组合逻辑算法计算所述数据与触发条件的相似度，根据计算结果选择满足触发条件的数据，然后把满足触发条件的数据的首地址发送给数据输出缓冲FIFO模块。本发明提高了串行协议触发的灵活性、准确性以及高效性，适用于示波器、总线分析仪器等现代测试仪器系统对总线数据的分析。
-
公开(公告)号：CN105871655A
公开(公告)日：2016-08-17
申请号：CN201610177394.7
申请日：2016-03-24
Applicant: 哈尔滨工业大学
IPC: H04L12/26
CPC classification number: H04L43/0894
Abstract: 一种应用于串行总线分析仪器的波特率估计IP核系统，涉及测试仪器系统的串行总线波特率估计领域。本发明是为了解决现有的对波特率估计方法获得波特率的准确性差、可靠性差、精度低的问题。本发明AXI8位内存映射型从端口S8的串行总线数据信号输出端连数据输入缓冲FIFO模块的串行总线数据信号输入端，数据输入缓冲FIFO模块的串行总线数据信号输出端连波特率估计算法核心控制模块的串行总线数据信号输入端，波特率估计算法核心控制模块的串行总线数据信号输出端连数据输出缓冲FIFO模块的串行总线数据信号输入端，数据输出缓冲FIFO模块的数据信号输出端连AXI8位内存映射型主端口M8的数据信号输入端。它用于获得波特率。
-
-
-
-
-
-
-
-
-
Search Results
11
records
(took 0.024 seconds)
