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公开(公告)号：CN110875324A
公开(公告)日：2020-03-10
申请号：CN201910537987.3
申请日：2019-06-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11519 , H01L27/11524 , H01L27/11551 , H01L29/788 , H01L21/336
Abstract: 在一些实施例中，本公开涉及闪速存储器结构。闪速存储器结构具有设置在衬底内的源极区和漏极区。选择栅极在衬底上方设置在源极区和漏极区之间，并且浮置栅极在衬底上方设置在选择栅极和源极区之间。控制栅极设置在浮置栅极上方。浮置栅极的侧壁限定从浮置栅极的下表面向下延伸的突出物以限定浮置栅极底部内的凹槽。本发明的实施例还提供了闪速存储器结构的形成方法。
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公开(公告)号：CN119997586A
公开(公告)日：2025-05-13
申请号：CN202510161231.9
申请日：2021-01-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的各种实施例提供一种用于形成具有高的厚度均匀性的凹进的栅极电极的方法。栅极介电层沉积为作为凹进的衬垫，多层薄膜沉积为作为凹进的衬垫位于栅极介电层上方。多层薄膜包括栅极电极层、位于栅极电极层上方的第一牺牲层、以及位于第一牺牲介电层上方的第二牺牲层。平坦化实施至第二牺牲层中，并且停止在第一牺牲层上。第一蚀刻实施至第一牺牲层和第二牺牲层中，以去除凹进的侧面处的第一牺牲层。使用第一牺牲层作为掩模，第二蚀刻实施至栅极电极层中，以形成凹进的栅极电极。在第二蚀刻之后实施第三蚀刻，以去除第一牺牲层。根据本申请的实施例，还提供了半导体器件和集成电路。
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公开(公告)号：CN110034122A
公开(公告)日：2019-07-19
申请号：CN201811434905.4
申请日：2018-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11568 , H01L23/488 , H01L21/60
Abstract: 本揭露公开一种在半导体装置中的接垫结构和其制造方法。在一实施例中，制造半导体装置的方法包含：在衬底上形成存储器单元；形成导电接垫区域以电耦合到所述存储器单元；在所述导电接垫区域上方沉积介电层；在所述介电层上方形成第一钝化层；蚀刻所述第一钝化层到穿透所述介电层，由此暴露所述导电接垫区域的第一区；在所述第一钝化层和所述导电接垫区域的所述经暴露第一区上方形成第二钝化层；和蚀刻所述第二钝化层以暴露所述导电接垫区域的第二区。
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公开(公告)号：CN113571423A
公开(公告)日：2021-10-29
申请号：CN202110094898.3
申请日：2021-01-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/48 , H01L23/488
Abstract: 一种方法包括沉积覆盖电连接件的第一介电层，在第一介电层上方沉积第二介电层，以及执行第一蚀刻工艺以蚀刻穿过第二介电层和第一介电层。在第一介电层和第二介电层中形成开口以露出电连接件。执行第二蚀刻工艺，以横向蚀刻第一介电层和第二介电层。沉积延伸到开口中的隔离层。隔离层具有位于开口中的垂直部分和第一水平部分以及与第二介电层重叠的第二水平部分。对隔离层执行各向异性蚀刻工艺，其中隔离层的垂直部分留在开口中。本发明的实施例还涉及半导体结构及其形成方法。
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公开(公告)号：CN110034122B
公开(公告)日：2021-07-27
申请号：CN201811434905.4
申请日：2018-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11568 , H01L23/488 , H01L21/60
Abstract: 本揭露公开一种在半导体装置中的接垫结构和其制造方法。在一实施例中，制造半导体装置的方法包含：在衬底上形成存储器单元；形成导电接垫区域以电耦合到所述存储器单元；在所述导电接垫区域上方沉积介电层；在所述介电层上方形成第一钝化层；蚀刻所述第一钝化层到穿透所述介电层，由此暴露所述导电接垫区域的第一区；在所述第一钝化层和所述导电接垫区域的所述经暴露第一区上方形成第二钝化层；和蚀刻所述第二钝化层以暴露所述导电接垫区域的第二区。
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Patent Agency Ranking
公开(公告)号：CN113571423B
公开(公告)日：2024-12-24
申请号：CN202110094898.3
申请日：2021-01-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/48 , H01L23/488
Abstract: 一种方法包括沉积覆盖电连接件的第一介电层，在第一介电层上方沉积第二介电层，以及执行第一蚀刻工艺以蚀刻穿过第二介电层和第一介电层。在第一介电层和第二介电层中形成开口以露出电连接件。执行第二蚀刻工艺，以横向蚀刻第一介电层和第二介电层。沉积延伸到开口中的隔离层。隔离层具有位于开口中的垂直部分和第一水平部分以及与第二介电层重叠的第二水平部分。对隔离层执行各向异性蚀刻工艺，其中隔离层的垂直部分留在开口中。本发明的实施例还涉及半导体结构及其形成方法。
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公开(公告)号：CN113054024A
公开(公告)日：2021-06-29
申请号：CN202110086383.9
申请日：2021-01-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明的各种实施例提供一种用于形成具有高的厚度均匀性的凹进的栅极电极的方法。栅极介电层沉积为作为凹进的衬垫，多层薄膜沉积为作为凹进的衬垫位于栅极介电层上方。多层薄膜包括栅极电极层、位于栅极电极层上方的第一牺牲层、以及位于第一牺牲介电层上方的第二牺牲层。平坦化实施至第二牺牲层中，并且停止在第一牺牲层上。第一蚀刻实施至第一牺牲层和第二牺牲层中，以去除凹进的侧面处的第一牺牲层。使用第一牺牲层作为掩模，第二蚀刻实施至栅极电极层中，以形成凹进的栅极电极。在第二蚀刻之后实施第三蚀刻，以去除第一牺牲层。根据本申请的实施例，还提供了半导体器件和集成电路。
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公开(公告)号：CN113054024B
公开(公告)日：2025-03-07
申请号：CN202110086383.9
申请日：2021-01-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的各种实施例提供一种用于形成具有高的厚度均匀性的凹进的栅极电极的方法。栅极介电层沉积为作为凹进的衬垫，多层薄膜沉积为作为凹进的衬垫位于栅极介电层上方。多层薄膜包括栅极电极层、位于栅极电极层上方的第一牺牲层、以及位于第一牺牲介电层上方的第二牺牲层。平坦化实施至第二牺牲层中，并且停止在第一牺牲层上。第一蚀刻实施至第一牺牲层和第二牺牲层中，以去除凹进的侧面处的第一牺牲层。使用第一牺牲层作为掩模，第二蚀刻实施至栅极电极层中，以形成凹进的栅极电极。在第二蚀刻之后实施第三蚀刻，以去除第一牺牲层。根据本申请的实施例，还提供了半导体器件和集成电路。
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公开(公告)号：CN110875324B
公开(公告)日：2023-10-13
申请号：CN201910537987.3
申请日：2019-06-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B41/10 , H10B41/35 , H10B41/20 , H01L29/788 , H01L21/336
Abstract: 在一些实施例中，本公开涉及闪速存储器结构。闪速存储器结构具有设置在衬底内的源极区和漏极区。选择栅极在衬底上方设置在源极区和漏极区之间，并且浮置栅极在衬底上方设置在选择栅极和源极区之间。控制栅极设置在浮置栅极上方。浮置栅极的侧壁限定从浮置栅极的下表面向下延伸的突出物以限定浮置栅极底部内的凹槽。本发明的实施例还提供了闪速存储器结构的形成方法。
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公开(公告)号：CN114823752A
公开(公告)日：2022-07-29
申请号：CN202111020888.1
申请日：2021-09-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 在一些实施例中，本公开涉及一种图像传感器，图像传感器包括：半导体衬底；多个光电二极管，设置在半导体衬底内；以及深沟槽隔离结构，将所述多个光电二极管彼此分隔且界定与所述多个光电二极管对应的多个像素区。所述多个像素区包括对光谱的第一区敏感的第一像素区、对光谱的第二区敏感的第二像素区及对光谱的第三区敏感的第三像素区。第一像素区小于第二像素区或第三像素区。
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