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公开(公告)号：CN118869189A
公开(公告)日：2024-10-29
申请号：CN202411159145.6
申请日：2024-08-22
申请人： 南京大学
摘要： 本发明公开了一种轻量级算法ASCON的硬件安全实现装置及方法。其装置包括编码模块和解码模块，其中，编码模块的输入为单比特的密钥K、公开信息N、相关数据A和明文P，输出为密文C和认证标签T；解码模块的输入为单比特的密钥K、公开信息N、认证标签T、相关数据A和密文C，输出为L比特的明文。本发明的硬件装置在小面积、低功率的条件下取得了较为优秀的运算速度，可以满足绝大多数轻量级加密的使用场景，具有良好的安全性和鲁棒性。
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公开(公告)号：CN118098311B
公开(公告)日：2024-08-20
申请号：CN202410521087.0
申请日：2024-04-28
申请人： 南京大学
摘要： 本发明公开了一种基于光电存算单元阵列的字线驱动电路，属于模拟集成电路领域。该字线驱动电路包括工作模式切换电路和工作状态切换电路，基于模式切换电路和状态切换电路实现输出电压的切换，在满足光电存算阵列多种模式工作电压切换功能的基础上，按照状态切换控制信号HV_EN的切换高速驱动光电存算阵列的字线为HV/0V，以避免字线处于浮空状态的不确定电势，实现了神经网络权重的精准存储，满足光电存算阵列高精度的编程、复位以及高速高精度的数字型激励读出推理需求。
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公开(公告)号：CN118447367A
公开(公告)日：2024-08-06
申请号：CN202410594559.5
申请日：2024-05-14
申请人： 南京大学
IPC分类号： G06V10/82 , G06V10/44 , G06V10/80 , G06V10/774 , G06N3/0464 , G06N3/048 , G06N3/08
摘要： 本发明涉及一种用于伪装目标检测的注意力引导网络，属于计算机视觉中的伪装目标检测领域，传统的伪装目标检测方法大多通过显著目标检测网络进行迁移学习而来，一方面目标检测任务效率不高，另一方面也很难准确获得目标的边缘信息。本发明针对伪装目标识别和定位问题，设计了一种双注意力模块，可以引导算法针对伪装目标进行重点识别，获得更多伪装目标的特征信息。在此基础上，本发明设计了一个融合模块，可以综合伪装目标的边缘和语义两类信息，实现更高精度的边缘提取。
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公开(公告)号：CN113946538B
公开(公告)日：2024-04-12
申请号：CN202111112572.5
申请日：2021-09-23
申请人： 南京大学
IPC分类号： G06F15/78 , G06N3/0464 , G06N3/063
摘要： 本发明提供了一种基于行缓存机制的卷积层融合存储装置及方法。该装置包括DDR存储器，用于存储原始输入图像数据和最终输出的特征图；片上RAM，用于基于行缓存机制存储卷积层首层的输入图像数据和层间计算结果；DDR控制器，用于控制片上RAM与DDR存储器的数据交互过程；计算模块，包括数据分发模块、卷积运算阵列和结果收集模块，用于按照层融合的分块策略，对图像分块数据进行卷积计算，并将结果存入片上RAM中。本发明可以减少层融合存储过程中分块的重叠搬运，复用数据，提升片上RAM存储资源的利用效率。
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公开(公告)号：CN117032562A
公开(公告)日：2023-11-10
申请号：CN202310843038.4
申请日：2023-07-11
申请人： 南京大学
摘要： 本发明公开了一种基于光电存算一体单元的写入装置及其方法。该装置包括缓存模块、数据处理模块、配置模块、阵列单元控制模块、光电存算一体单元阵列、读出模块、异常中断模块和全局控制模块；缓存模块分别与数据处理模块、异常中断模块和全局控制模块相连，数据处理模块分别与缓存模块、配置模块、读出模块和全局控制模块相连，配置模块分别与数据处理模块、阵列单元控制模块、异常中断模块和全局控制模块相连，阵列单元控制模块分别与配置模块、全局控制模块和光电存算一体单元阵列相连，读出模块分别与数据处理模块、全局控制模块和光电存算一体单元阵列相连。本发明可以实现数据的高效写入，精简配置环节，降低数据写入误差。
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公开(公告)号：CN113946541B
公开(公告)日：2023-09-08
申请号：CN202111201529.6
申请日：2021-10-15
申请人： 南京大学
IPC分类号： G06F15/78 , G06F30/392 , G06F30/394
摘要： 本发明提供了一种具有轮询仲裁和地址编码更新简化功能的异步路由器。该异步路由器包括LW E模块，用于接收东、西和本地方向的输入数据；WESN模块，用于接收LWE模块的传输数据，以及接收南北两个方向的输入数据，并判断数据包在东西两个方向上跳数是否为0；NSL模块，用于接收WESN模块的传输数据，并判断数据包南北两个方向的跳数是否为0。本发明提供的异步路由器，可以用于构成任意尺寸的使用X‑Y路由算法的2D‑mesh片上网络，具有一定的通用性。同时本发明数据包采用地址编码更新简化功能格式，在更新数据包地址信息时，只需交换导线顺序，无需添加任何数字逻辑门，可以减小异步路由器的面积开销和传输延迟。
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公开(公告)号：CN116681636A
公开(公告)日：2023-09-01
申请号：CN202310924379.4
申请日：2023-07-26
申请人： 南京大学
摘要： 本发明公开了基于卷积神经网络的轻量化红外与可见光图像融合方法，属于图像处理和计算机视觉领域。本发明方法先进行图像配准，然后根据可见光图像的平均亮度是否低于某阈值来判断是否进行增强网络EnhanceNet处理，再将可见光Y分量与灰度图格式的红外图像分别输入到融合网络FusionNet中得到融合结果Y’，再进行格式转化得到最终融合图像。本发明将低光照图像增强与图像融合耦合在一起，使得本发明算法在低照度场景下也能实现良好的融合效果。本发明中的增强网络与融合网络都是参数量和计算量小、推理速度快的轻量化卷积神经网络，适合部署到资源受限的嵌入式设备。
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公开(公告)号：CN116048479B
公开(公告)日：2023-07-21
申请号：CN202310341637.6
申请日：2023-04-03
申请人： 南京大学
摘要： 本发明公开了一种针对存算一体芯片的快速编程方法，属于存算一体领域。本发明方法包括如下步骤：步骤1，提取出待编程矩阵中0的位置信息；步骤2，根据0的位置信息在存算一体芯片上按照整列编程的方式编程；步骤3，在存算一体芯片上对非0值进行编程。本发明充分考虑存算一体器件存在0值编程难度大和不怕编程过多的特点，将0值与其他值分开编程，且0值编程按照整列编程的方式，一次可以同时编程一整列，根据0值结果累加为0的特点，校验次数缩减到每次编程一列仅校验一次，极大缩减了0值的编程时间，进而缩短了整个矩阵的编程时间。本发明将极大提高AI应用部署在存算一体芯片上的时间。
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公开(公告)号：CN116048479A
公开(公告)日：2023-05-02
申请号：CN202310341637.6
申请日：2023-04-03
申请人： 南京大学
摘要： 本发明公开了一种针对存算一体芯片的快速编程方法，属于存算一体领域。本发明方法包括如下步骤：步骤1，提取出待编程矩阵中0的位置信息；步骤2，根据0的位置信息在存算一体芯片上按照整列编程的方式编程；步骤3，在存算一体芯片上对非0值进行编程。本发明充分考虑存算一体器件存在0值编程难度大和不怕编程过多的特点，将0值与其他值分开编程，且0值编程按照整列编程的方式，一次可以同时编程一整列，根据0值结果累加为0的特点，校验次数缩减到每次编程一列仅校验一次，极大缩减了0值的编程时间，进而缩短了整个矩阵的编程时间。本发明将极大提高AI应用部署在存算一体芯片上的时间。
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公开(公告)号：CN115995249A
公开(公告)日：2023-04-21
申请号：CN202310297958.0
申请日：2023-03-24
申请人： 南京大学
IPC分类号： G11C11/408 , G11C11/409 , H03M1/00 , G06F17/16
摘要： 本发明公开了一种基于DRAM的矩阵转置运算装置，属于超大规模集成电路以及DRAM领域。本发明的装置，包括DAC阵列、DRAM阵列、输入地址译码单元、输出地址译码单元、ADC阵列。DAC阵列将所需转置的矩阵的列向量的数字信号转化成模拟信号，DAC配合输入地址译码器，将所需转置的矩阵的列向量依次写入DRAM阵列的列方向，当完整的矩阵写入DRAM阵列后，ADC阵列将DRAM阵列中存储的所需转置的矩阵的行向量模拟信号转化成数字信号，ADC阵列配合输出地址译码器，从DRAM阵列行方向将矩阵的行向量依次读出，从而实现了矩阵的转置。本发明装置可以显著降低硬件架构的面积、功耗以及计算延时开销。
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