一种微小化的半导体器件及其制备方法

    公开(公告)号:CN118263317A

    公开(公告)日:2024-06-28

    申请号:CN202410186342.0

    申请日:2024-02-20

    Abstract: 本发明公开了一种功率半导体器件结构及其制备方法,用来减小元胞尺寸,特别的可以降低SiC MOSFET的导通电阻,同时改善沟槽栅氧化介质的强电场屏蔽效果。本发明能够实现对半导体器件电压阻断特性的改进,同时降低导通电阻。相比其他沟槽结构,V型沟槽的侧壁沟道迁移率更高11‑20方向;刻蚀的拐角更加平滑,迁移率影响更小;刻蚀的深度更小,刻蚀难度降低;横向尺寸可以做的更小,从而降低导通电阻;相对应的注入的深度要求可以更低,避免了在沟槽内注入;延伸进入体区的槽,虽然产生了一部分额外的沟道电阻,但是使得槽拐角位置强电场得到屏蔽,提高了栅极绝缘膜的可靠性;侧壁和槽底的体区部分共同作用,阈值电压可以做的更高,平衡刻蚀深度和元胞尺寸。

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