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公开(公告)号：CN119903866A
公开(公告)日：2025-04-29
申请号：CN202411990006.8
申请日：2024-12-31
Applicant: 华北水利水电大学
IPC: G06K19/07 , G06K19/077
Abstract: 本发明公开了一种XOA2封装非接触芯片的灌注方法及系统，涉及芯片灌注技术领域。包括：首先，在上位机中选择需要灌注的固件程序，通过USB接口下发到MCU单片机中；在MCU单片机中将固件程序进行切片分割，通过SPI接口将切片后的数据送到射频基带调制解调电路中，在射频基带调制解调电路中按照协议进行数据的封装；封装后的数据采用ASK调制后通过射频接口发送到EMC滤波电路，滤波调整后的电信号通过匹配电路与待灌注XOA2封装非接触芯片进行匹配；匹配之后，通过灌注夹具直接与待灌注XOA2封装非接触芯片进行连接。本发明避免了无线灌注状态下可能发生的通信错误。
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公开(公告)号：CN111366841B
公开(公告)日：2022-06-21
申请号：CN202010264339.8
申请日：2020-04-07
Applicant: 华北水利水电大学
IPC: G01R31/317 , G01R31/3181 , G05B23/02
Abstract: 本发明的目的是提供一种FPGA可编程逻辑单元测试设备及使用方法，用于对FPGA芯片中的CLB进行功能和性能的全覆盖测试且实现测试系统的低成本、小型化，基于PCIE工控机平台，在工控机内部集成3U PCIE电源模块作为待测FPGA的CLB测试时候的可控电源用于电源方面参数测试；3U PCIE示波器模块测试CLB交直流模拟参数；在CLB测试板载硬件平台上的激励FPGA内部集成误码测试模块以满足CLB功能测试需求；利用激励FPGA内部的时钟模块产生可变时钟，满足CLB测试时对参考时钟的需求从而完成对FPGA上CLB的全功能、全性能测试，实现测试的低成本、小型化。
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公开(公告)号：CN113587902A
公开(公告)日：2021-11-02
申请号：CN202110853487.8
申请日：2021-07-27
Applicant: 华北水利水电大学
Abstract: 本发明公开了一种简易电子坡度测量仪，包括小车，其底部设置有用于检测所述小车移动距离的距离测量仪；竖直支杆垂直的设置在所述小车的上面，其上设置有用于检测所述竖直支杆与水平面之间夹角的角度传感器；中央处理器用于实时的接收所述角度传感器所检测的夹角以及在该夹角的时候所述距离测量仪所检测到的所述小车的移动距离，并根据时间顺序讲得到的夹角以及对应的移动距离进行首尾相接，建立二维模型，根据所述二维模型得到坡度并输出。本发明使用小车在斜坡的坡面上做直线运动，建立纵向平面的小车运行轨迹，并根据运行轨迹得到坡面的起点和终点，从而通过计算的方式得到斜坡的坡度。
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公开(公告)号：CN111398795A
公开(公告)日：2020-07-10
申请号：CN202010264035.1
申请日：2020-04-07
Applicant: 华北水利水电大学
IPC: G01R31/317
Abstract: 本发明的目的是提供一种FPGA内部DSP单元测试设备及使用方法，用于对FPGA芯片内部的DSP单元进行功能、性能的全覆盖测试且实现测试系统的低成本、小型化，基于PXI工控机平台，在工控机内部集成3U PXI可编程码型发生器模块作为时钟源，3U PXI电源模块作为FPGA内部数字信号处理单元电路DSP测试时候的可控电源，3U PXI示波器模块测试DSP交直流模拟参数，自行研发的低成本FPGADSP电路测试PCB硬件平台，在PXI工控机中，基于PXI总线实现测试模块，测试PCB硬件平台间的通信，基于LABVIEW软件环境，设计集成DSP电路测试软件实现DSP的全功能全性能测试，实现测试的低成本、小型化。
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公开(公告)号：CN111338326A
公开(公告)日：2020-06-26
申请号：CN202010263048.7
申请日：2020-04-07
Applicant: 华北水利水电大学
IPC: G05B23/02
Abstract: 本发明公开了一种FPGA通用IO接口测试的设备和方法，包括工控机和测试硬件平台；所述的测试硬件平台包括电源模块电路、信号源模块电路、测试夹具、激励FPGA1，A/D采集模块电路、控制CPU、LAN接口电路和IO性能测试接口电路。本发明通过工控机作为系统上位机，同时通过下位机CPU控制信号源电路模块产生同源时钟系统时钟，激励FPGA1中的并行配置控制器加载待测试FPGA2测试用例，激励FPGA1中的测试向量随待测试FPGA2测试用例而变化，从而实现FPGA芯片通用IO接口研制和筛选抽测阶段的一种全功能，关键性能参数测试，低成本且有效的测试。
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Patent Agency Ranking
公开(公告)号：CN105116802A
公开(公告)日：2015-12-02
申请号：CN201510506119.0
申请日：2015-08-17
Applicant: 华北水利水电大学
IPC: G05B19/042
CPC classification number: G05B19/042 , G05B2219/25314
Abstract: 本发明公开了一种确定性时钟抖动的产生装置及方法，包括电源模块、上位机模块、PXI总线控制模块、FPGA、采样时钟产生模块、D/A转换模块、抖动信号调理模块和时钟变换模块；首先，本发明利用上位机模块通过PXI总线控制模块在FPGA中产生数字的时钟抖动信号，可以避免传统的由模拟电路产生时钟抖动的方法带来的误差，使时钟抖动的结构更加的准确可靠；其次，本发明采用了集成化的PCI9054接口芯片、ADF4106集成频率合成芯片和ADCLK915时钟转换芯片，大大减小了装置的电路复杂程度以及模拟化程度，不仅可以优化电路，还可以使装置产生时钟抖动的结果的准确性大大提高；最后，本发明采用FPGA作为信号产生源，避免了昂贵的测试仪器的使用，节省了时钟抖动产生的成本。
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公开(公告)号：CN109709472A
公开(公告)日：2019-05-03
申请号：CN201910071657.X
申请日：2019-01-25
Applicant: 华北水利水电大学
IPC: G01R31/28
Abstract: 本发明公开了一种FPGA配置电路CFG的测试系统和测试方法，测试系统包括中央处理模块、交换机、程控数字电源、码型发生器和CFG测试PCB，CFG测试PCB上设有FPGA测试夹具组、JTAG下载模块、测试FPGA、配置芯片、参考时钟接口和电源接口，待测FPGA芯片设置在FPGA测试夹具组内，测试方法依次包括选定配置控制器、码型发生器向测试FPGA和待测FPGA芯片提供时钟信号、下载测试向量并输出测试bits、待测FPGA芯片下载测试bits进行测试、测试结果与测试信息进行关联并存储；本发明实现对FPGA配置电路CFG性能的全方面、高性能测试，且集成度高，灵活性高，使用方便，通过减少人工测试的干预，减少手动切换和操作的时间，大幅度提高FPGA芯片配置电路CFG的测试效率。
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公开(公告)号：CN105162543B
公开(公告)日：2017-12-08
申请号：CN201510506126.0
申请日：2015-08-17
Applicant: 华北水利水电大学
IPC: H04J3/06
Abstract: 本发明公开了一种用于SDH时钟抖动测试的装置及方法，包括电源模块、信号输入模块、光电转换模块、差分放大模块、时钟恢复模块、跟踪时钟恢复模块、抖动恢复模块、信号调理模块、A/D转换模块，FPGA抖动测试模块、PXI总线控制模块和上位机模块；首先，本发明采用FPGA抖动测试模块，避免了昂贵的测试仪器的使用，节省了SDH时钟抖动测试的成本；其次，本发明采用集成化的时钟恢复芯片ADN2812、差分放大器ADL5565和接口芯片PCI9054等，减小了测试电路的面积和复杂性，也减少了PLL电路的使用；最后，本发明采用上位机模块对FPGA抖动测试模块控制测试的方式，减少了模拟电路的使用，使SDH时钟抖动的测试结果更加的可靠。
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公开(公告)号：CN109885434B
公开(公告)日：2023-01-31
申请号：CN201910071656.5
申请日：2019-01-25
Applicant: 华北水利水电大学
IPC: G06F11/22 , G06F11/273
Abstract: 本发明公开了一种FPGA高速SerDes接口的集成测试系统及方法，包括中央处理模块、交换机、数字程控电源、码型发生器、测试仪器模块和SerDes接口测试PCB，本发明通过集成分离的专项测试仪仪器，通过搭载SerDes接口测试PCB硬件平台，在中央处理模块中实现对测试仪器的远程控制和集成，同时，实现对所需参数的测试和记录，并将测试记录在中央处理模块上集中输出，从而实现对SerDes芯片参数的全覆盖测试，通过减少人工测试的干预，减少手动切换，操作的时间，大幅度提高FPGA芯片SerDes接口的测试效率。
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公开(公告)号：CN111338326B
公开(公告)日：2022-11-11
申请号：CN202010263048.7
申请日：2020-04-07
Applicant: 华北水利水电大学
IPC: G05B23/02
Abstract: 本发明公开了一种FPGA通用IO接口测试的设备和方法，包括工控机和测试硬件平台；所述的测试硬件平台包括电源模块电路、信号源模块电路、测试夹具、激励FPGA1，A/D采集模块电路、控制CPU、LAN接口电路和IO性能测试接口电路。本发明通过工控机作为系统上位机，同时通过下位机CPU控制信号源电路模块产生同源时钟系统时钟，激励FPGA1中的并行配置控制器加载待测试FPGA2测试用例，激励FPGA1中的测试向量随待测试FPGA2测试用例而变化，从而实现FPGA芯片通用IO接口研制和筛选抽测阶段的一种全功能，关键性能参数测试，低成本且有效的测试。
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