-
公开(公告)号：CN115832015A
公开(公告)日：2023-03-21
申请号：CN202211476393.4
申请日：2022-11-23
Applicant: 北京超弦存储器研究院
IPC: H01L29/08 , H01L29/78 , H01L27/105 , H01L21/336
Abstract: 一种半导体器件及其制备方法、电子设备，所述半导体器件包括：设置在衬底上的至少一个垂直沟道的晶体管，位线；所述晶体管包括沿垂直于所述衬底方向延伸的半导体层，所述半导体层包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述衬底和所述第一区域之间，所述位线与所述第二区域接触，且所述第二区域与所述位线的接触面的等离子体掺杂物浓度大于等于1e14原子数/平方厘米。本实施例提供的方案，在半导体层的底部的表面形成大于等于1e14原子数/平方厘米的高浓度掺杂，实现位线与半导体层的欧姆接触，从而可以降低位线与第二区域的接触电阻。
-
公开(公告)号：CN119654062A
公开(公告)日：2025-03-18
申请号：CN202311203779.2
申请日：2023-09-18
Applicant: 北京超弦存储器研究院
Abstract: 本申请实施例提供了一种存储器及其制备方法、电子设备。该存储器的制备方法包括：提供一衬底；接着，在衬底的一侧形成初始电极层；接着，对初始电极层进行第一次处理和第二次处理，以在初始电极层的表面形成凹凸结构并去除凹凸结构的凸部的尖端；接着，对初始电极层进行第三次处理，以形成第一电极层；接着，在第一电极层的外周形成介质层，在垂直于衬底的平面中，介质层至少部分环绕第一电极层；接着，在介质层远离第一电极层的一侧形成第二电极层，在垂直于衬底的平面中，第二电极层至少部分环绕介质层。本申请实施例通过表面处理方式，增大了电容器极板面积，提高了电容器的电容。
-
公开(公告)号：CN118742013A
公开(公告)日：2024-10-01
申请号：CN202310314315.2
申请日：2023-03-28
Applicant: 北京超弦存储器研究院
Abstract: 本公开涉及一种叠层结构及其制备方法、半导体结构的制备方法。该制备方法包括：于承载晶圆上沿垂直承载晶圆方向依次堆叠多个重复单元；其中，重复单元包括沿远离承载晶圆方向层叠的牺牲层和半导体层；重复单元的形成方法包括：获取与承载晶圆规格同等的制程晶圆；于制程晶圆表面形成牺牲层；采用离子注入工艺，于制程晶圆的预设深度位置形成待分离界面；将制程晶圆通过牺牲层键合至承载晶圆表面；沿待分离界面分离制程晶圆，使制程晶圆键合至承载晶圆上的部分作为半导体层。本公开可以降低三维堆叠薄膜的工艺难度，并有效提升三维堆叠薄膜的堆叠层数及薄膜质量，从而利于提升三维半导体结构的性能。
-
公开(公告)号：CN115832015B
公开(公告)日：2023-09-05
申请号：CN202211476393.4
申请日：2022-11-23
Applicant: 北京超弦存储器研究院
IPC: H01L29/08 , H01L29/78 , H01L27/105 , H01L21/336
Abstract: 一种半导体器件及其制备方法、电子设备，所述半导体器件包括：设置在衬底上的至少一个垂直沟道的晶体管，位线；所述晶体管包括沿垂直于所述衬底方向延伸的半导体层，所述半导体层包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述衬底和所述第一区域之间，所述位线与所述第二区域接触，且所述第二区域与所述位线的接触面的等离子体掺杂物浓度大于等于1e14原子数/平方厘米。本实施例提供的方案，在半导体层的底部的表面形成大于等于1e14原子数/平方厘米的高浓度掺杂，实现位线与半导体层的欧姆接触，从而可以降低位线与第二区域的接触电阻。
-
公开(公告)号：CN119545780A
公开(公告)日：2025-02-28
申请号：CN202311118156.5
申请日：2023-08-31
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例提供了一种半导体器件及其制造方法、电子设备。属于半导体技术领域。所述制造方法中，通过在制作第一过孔时形成尺寸不同且交替分布的第一孔段和第二孔段，在孔径更大的第一孔段内填充满环绕孔壁的牺牲层并图案化形成具有第二过孔的环状牺牲结构后，在第二过孔内形成第一孔段和第二孔段的半导体层。在相邻组合膜层之间的区域开孔露出第一孔段的牺牲结构，刻蚀去除牺牲结构使得位于第一孔段内的寄生MOS的半导体层露出，因第二孔段的导电层以及半导体层没有牺牲结构，去除第一孔段的半导体层不影响第一孔段的半导体层。本申请实施例能够消除寄生MOS且制作工艺难度较小，容易实现。
-
Patent Agency Ranking
公开(公告)号：CN119545779A
公开(公告)日：2025-02-28
申请号：CN202311117640.6
申请日：2023-08-31
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例提供了一种半导体结构及其制造方法、存储器和电子设备。该半导体结构包括多个有源柱和第一多晶硅层。多个有源柱阵列设置于衬底一侧，有源柱包括依次远离衬底的漏极区、沟道区和源极区；第一多晶硅层至少设置于所述漏极区的外周，第一多晶硅层由覆盖有源柱表面的非晶硅层固相外延所得，漏极区的掺杂杂质源自非晶硅层。本申请实施例利用非晶硅层中的杂质进行扩散的方式来实现对有源柱的漏极区的掺杂，从而有利于保护有源柱不被非晶化，同时有利于保证半导体结构的正常工作。
-
公开(公告)号：CN118742017A
公开(公告)日：2024-10-01
申请号：CN202310318638.9
申请日：2023-03-28
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请提供了一种垂直晶体管阵列及其制造方法、存储器。该垂直晶体管阵列包括衬底和多个有源柱。多个有源柱阵列设置于衬底的一侧，有源柱包括靠近衬底的漏极，漏极包括主体结构和欧姆接触结构，欧姆接触结构设置于主体结构靠近衬底的一侧；各欧姆接触结构位于同层。本申请的欧姆接触结构中的掺杂离子源自位于同层的第二初始牺牲结构且经过第二次退火形成的；第二初始牺牲结构被非晶化为第二牺牲结构后被去除，欧姆接触结构由第二次注入的离子同层扩散得到的，扩散的距离较短，能够有利于提高欧姆接触结构的掺杂浓度和降低漏极与位线的接触电阻。
-
公开(公告)号：CN119545781A
公开(公告)日：2025-02-28
申请号：CN202311118811.7
申请日：2023-08-31
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请提供了一种三维存储器及其制造方法、电子设备。本申请的三维存储器包括沿着第三方向堆叠的多层存储单元，每层存储单元包括沿着第二方向延伸的第一列存储单元和沿着第二方向延伸的第二列存储单元，第一列存储单元和第二列存储单元相邻且沿第一方向排列，第一列存储单元的多个存储单元共用一条沿着第二方向延伸的位线，第二列存储单元的多个存储单元共用一条沿着第二方向延伸的位线；存储单元包括一个晶体管和一个电容器；电容器包括第一电极和第二电极；字线，沿着第三方向延伸；各所述晶体管仅在其所连接的字线沿着第二方向的至少一侧具有沟道区，晶体管与第一电极电连接。本申请的器件制造工艺简单。
-
公开(公告)号：CN119486115A
公开(公告)日：2025-02-18
申请号：CN202311014334.X
申请日：2023-08-11
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，所述半导体器件包括：多个沿着垂直衬底方向堆叠的晶体管，贯穿所述不同层沿着垂直衬底方向延伸的字线；所述半导体层包括与所述第一电极或者第二电极接触的第一部分，以及，不与所述第一电极、第二电极接触的第二部分，所述第一部分仅沿垂直于衬底方向延伸；所述第二部分包括沿垂直于所述衬底方向延伸的第一延伸部和从所述第一延伸部向远离所述字线侧壁且平行于所述衬底方向延伸的第二延伸部；多个半导体层断开设置。本公开实施例提供的方案，半导体器件的结构简单，且制作工艺简单。
-
公开(公告)号：CN119233626A
公开(公告)日：2024-12-31
申请号：CN202310785250.X
申请日：2023-06-29
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种3D存储器及其制造方法、电子设备，3D存储器的制造方法包括：采用原子沉积工艺，在所述沟槽的内壁上形成阻挡层，至少部分所述阻挡层覆盖暴露的所述多个分支的侧壁；在所述阻挡层上形成绝缘介质薄膜，采用氧化工艺，使所述绝缘介质薄膜形成氧化绝缘介质层，以及使所述阻挡层氧化形成氧化阻挡层，所述氧化绝缘介质层与所述氧化阻挡层形成绝缘介质层；采用刻蚀工艺，去除所述多个分支远离所述位线一侧的所述绝缘介质层，形成沿着垂直于所述衬底方向延伸的第一凹槽；沉积填充所述第一凹槽的支撑材料薄膜；采用不同的图案化刻蚀工艺，分别刻蚀所述支撑材料薄膜和所述绝缘介质层，使位于所述多个分支远离所述位线一侧的支撑材料薄膜形成支撑结构；避免刻蚀支撑结构，保证支撑结构的强度。
-
-
-
-
-
-
-
-
-
Search Results
16
records
(took 0.053 seconds)
